Capitolo 8

1

Circuiti a tempo discreto Raffaele Parisi

Università di Roma “La Sapienza”

Laurea Specialistica in Ingegneria Elettronica

Capitolo 8: Architetture di Circuiti TD Grafo di un circuito TD, validità di un circuito TD, teorema di Tellegen nel TD, architetture IIR (forme dirette, in cascata, in parallelo, forme trasposte), architetture FIR (fase lineare, traliccio), effetti della precisione numerica finita.

Capitolo 8

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ARCHITETTURE DI CIRCUITI TD

Grafo diagramma di flusso in cui:

- i nodi coincidono con i sommatori e i punti di diramazione

- i rami orientati coincidono con i moltiplicatori e gli elementi di ritardo

Per ogni ramo viene indicato il valore della costante moltiplicativa o l’operatore ritardo z-1 (inteso come coefficiente di trasmissione).

!

Grafo di un circuito TD

Capitolo 8

3

Esempio

a b

x[n] y[n]

z-1

Circuito TD

Grafo (o “Signal Flow Graph”, SFG)

a b

1 2 3

z-1

x[n] y[n]

Punto di diramazione

Sommatore Ramo a guadagno unitario

Capitolo 8

4

•  Ad ogni nodo viene associata una grandezza .

•  Ad ogni ramo (k, j), che unisce il nodo j al nodo k (da j a k), è associato un ingresso wj ed una uscita vkj =fkj (wj).

vkj wj wk

J K

wk= v

kjj=1

N

!

Capitolo 8

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•  Circuito TD valido Un circuito TD è valido (ovvero il suo grafo è calcolabile) quando non sono presenti percorsi chiusi privi di elementi di ritardo.

L’uscita y[n] non può essere calcolata in quanto dipende dall’ingresso all’istante n e dalla y[n] allo stesso istante.

Grafo non calcolabile

x[n] y[n]

Capitolo 8

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•  Teorema di Tellegen per i circuiti analogici

Nei circuiti analogici il teorema di Tellegen è una conseguenza delle leggi di Kirchhoff ed è una generalizzazione del principio di conservazione dell’energia (principio dei lavori virtuali).

“Il vettore delle tensioni e il vettore delle correnti di due circuiti distinti aventi lo stesso grafo sono ortogonali”.

Enunciato

v1

Ti2= v

1ki2k

k=1

N

! = 0

Capitolo 8

7

•  Teorema di Tellegen per i circuiti TD

“considerati due circuiti TD aventi lo stesso numero di nodi, vale la relazione:

Per i circuiti TD si può dimostrare che si ha una proprietà simile:

in cui wk , wk' sono le grandezze relative al nodo k e vkj , vkj' le grandezze di uscita dei rami che congiungono il nodo j al nodo k (nel verso da j a k) rispettivamente nei due circuiti.”

wkv 'kj!w '

kvkj( )

j=1

N

"k=1

N

" = 0

Capitolo 8

8

Esempio di applicazione del Teorema di Tellegen

x[n]

x[n] x'[n]

x'[n] z-1

z-1

z-1

z-1

y[n] y'[n]

y[n] y'[n]

a b0

b1

b1 a b0

1 2

2

1

3

y[n] = b0x[n]+ b

1x[n !1] y

'[n] = x

'[n !1]+ ay

'[n !1]

Capitolo 8

9

x[n] x'[n]

y[n] y'[n]

z-1

z-1

b0

a

0

0

1

2

3

1

2

3

1

b1

Si può verificare che risulta:

I due grafi possono essere resi equivalenti con l’aggiunta di rami fittizi (moltiplicatori per zero), in analogia con quanto avviene nel TC (aggiunta di rami di conduttanza nulla):

Capitolo 8

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•  ARCHITETTURE FONDAMENTALI DI CIRCUITI IIR

•  Forme dirette

Si considera l’equazione alle differenze:

corrispondente alla funzione di rete:

Capitolo 8

11

L’equazione alle differenze può essere riscritta come un sistema di due equazioni:

a cui si possono associare 2 funzioni di rete distinte:

La funzione di rete complessiva si può scrivere:

Capitolo 8

12

Un circuito che realizza questa relazione è il seguente:

y n!" #$[ ]x n

b0

b1

bM-1

bM

1

a1

aN-1

aN

Z -1

Z -1

Z -1

Z -1

Z -1

che viene detto prima forma diretta (o forma diretta I).

v n!" #$

Z -1

Capitolo 8

13

Per la proprietà di linearità le due funzioni H1 e H2 possono essere invertite ( ) ed il circuito può essere ridisegnato nel seguente modo:

b0

b1

bN-1

bN

1

a1

aN-1

aN

w[n]

N.B. Si suppone per semplicità M=N

Z -1

Z -1

Z -1

Z -1

Z -1

Z -1

x[n] y[n]

Capitolo 8

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Seconda forma diretta (o forma diretta II).

N.B. Se M N, alcuni rami non saranno presenti

•  La seconda forma diretta minimizza il numero di elementi di ritardo ed è quindi una forma canonica (forma canonica diretta).

Z -1

1

a1

aN-1

aN

Z -1

Z -1

b0

b1

bN-1

bN

!

•  Le due linee di ritardo possono essere messe in comune:

N.B. Il minimo numero di elementi di ritardo è dato da max(M, N).

x[n] y[n]w[n]

Capitolo 8

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Esempio

Forma Diretta I

Forma Diretta II

Z-1 Z-1

Z-1

0.75

-0.125

2

Z-1 0.75

-0.125

2

Z-1

Z-1

x[n] y[n]

y[n]x[n]

Capitolo 8

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Esercizio

Data

disegnare l’SFG che implementa il filtro nella:

1.  forma diretta I

2.  forma diretta II

Capitolo 8

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•  Esprimendo in modo diverso la H(z), è possibile ottenere architetture circuitali teoricamente equivalenti, in numero praticamente illimitato.

I circuiti TD, infatti, rappresentano algoritmi e (nell’ipotesi LTI) equazioni equivalenti si ottengono mediante trasformazioni lineari delle variabili.

•  In pratica le architetture che si ottengono differiscono per:

1. Complessità topologica, cioè numero di componenti di un certo tipo (soprattutto moltiplicatori ed elementi di memoria).

2. Sensibilità agli errori di arrotondamento, dovuti alla precisione finita con cui si lavora (con prestazioni diverse se si opera in virgola fissa o mobile).

3. Modularità (importante nel VLSI).

Capitolo 8

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•  Forma in cascata

La H(z) è fattorizzata nel seguente modo:

In genere viene implementata con celle modulari del II° ordine del tipo:

Capitolo 8

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Esempio

Circuito del 6° ordine realizzato con celle del II ordine in forma diretta II

Z -1

[ ]1y n [ ]2

y n

Z -1

b01 b02

b11 b12 b13 a11

a21 b21 b22

a12

a22

a13

a23 b23

[ ]1w n [ ]2

w n [ ]3w n

Z -1

Z -1

Z -1

Z -1

x[n] y[n]b03

Capitolo 8

20

•  Forma parallela

Si utilizza lo sviluppo in frazioni parziali della H(z) :

Se si raggruppano i poli reali a coppie, si possono considerare solo celle del II ordine :

Presente se M ≥ N

Capitolo 8

21

Esempio: circuito del 6° ordine con celle del II ordine in parallelo

Z -1 a11

a21

a12

a22

a13

a23

[ ]1y n

[ ]2y n

[ ]3y n

[ ]1w n

[ ]2w n

[ ]3w n

e01

e11

e12

e02

e13

e03

Z -1

Z -1

Z -1

Z -1

Z -1

x[n] y[n]

Capitolo 8

22

Esercizio. Disegnare l’SFG in forma parallela della funzione:

Risoluzione

Capitolo 8

23

•  SFG con celle del I ordine

Si hanno:

5 moltiplicatori

2 elementi di ritardo

Z -1

18

8

1/2

-25

1/4 Z -1

x[n] y[n]

Capitolo 8

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•  Se si usano celle del 2° ordine:

Si hanno:

5 moltiplicatori

2 ritardatori

Z -1

Z -1

8

-7

3/4

-1/8

8

x[n] y[n]

Capitolo 8

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•  Forme trasposte Il grafo trasposto di un grafo dato si ottiene: - invertendo tutte le direzioni dei rami del grafo; - scambiando tra loro le sequenze di ingresso e di uscita.

Esempio

Z -1 Z -1 a

H1(z) H2(z)

a

Z -1 a

•  Proprietà Il circuito ottenuto mediante la trasposizione ha la stessa funzione di rete del circuito originario.

grafo trasposto disegnato con l’ingresso a sinistra

x[n] y[n]

x[n] y[n]

y[n] x[n]

Capitolo 8

26

Esempio: cella del II ordine

Forma diretta II Forma diretta II trasposta

Le due architetture sono equivalenti.

[ ] [ ] [ ] [ ] [ ] [ ]1 2 0 1 21 2 1 2y n a y n a y n b x n b x n b x n= ! + ! + + ! + !

Z-1

Z-1

b1 a1

a2

[ ]w n

b2

Z-1

Z-1

b1 a1

a2

[ ]w n

b2

x[n] x[n] y[n]y[n]b0 b0

Capitolo 8

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Un filtro FIR causale ha solo zeri (e poli in z=0).

I coefficienti ak (k ≠ 0) delle equazioni alle differenze sono nulli:

L’SFG delle forme dirette I e II si riduce al seguente:

[ ]0h [ ]1h [ ]2h [ ]1h M ! [ ]h M

Z-1 Z-1 Z-1

•  ARCHITETTURE FONDAMENTALI DI CIRCUITI FIR

Filtro trasversale

x[n]

y[n]

Capitolo 8

28

•  Forma trasposta

•  Forma in cascata

La H(z) viene fattorizzata:

[ ]0h[ ]1h[ ]1h M ![ ]h M

Z-1 Z-1 Z-1

[ ]2h M !

Z-1

Z-1

Z-1

Z-1

Z-1

Z-1

Z-1

b01

b11

b21

b02

b12

b22

b0Ms

b1Ms

b2Ms

x[n]

y[n]

y[n]x[n]

Capitolo 8

29

•  Architetture per filtri FIR a fase lineare

I filtri FIR a fase lineare sono simmetrici:

La condizione di simmetria può essere sfruttata per ridurre il numero di moltiplicazioni nella convoluzione discreta

[ ] [ ]h n h M n= ! oppure [ ] [ ]h n h M n= ! !

n = 0, 1, …, M

[ ] [ ] [ ]0

M

k

y n h k x n k=

= ! "#

n = 0, 1, …, M

Capitolo 8

30

M pari lunghezza del filtro L=M+1 dispari !

n

2

M

[ ]h n

[ ] [ ] [ ] [ ]( )1

2

0 2 2

M

k

M My n h k x n k x n M k h x n

!

=

" # " #= ! + ! + + $ !% & % &' ( ' ()

tappo centrale

Caso simmetrico:

Caso antisimmetrico:

[ ] [ ] [ ] [ ]( )1

2

0

M

k

y n h k x n k x n M k

!

=

= ! ! ! +"

Capitolo 8

31

2

M

[ ]h n

n

M dispari lunghezza del filtro L=M+1 pari !

[ ] [ ] [ ] [ ]( )

( )12

0

M

k

y n h k x n k x n M k

!

=

= ! + ! +"

Caso simmetrico:

[ ] [ ] [ ] [ ]( )

( )12

0

M

k

y n h k x n k x n M k

!

=

= ! ! ! +"

Caso antisimmetrico:

Capitolo 8

32

SFG nel caso M pari (simmetrico):

[ ]0h [ ]1h [ ]2h

Z-1 Z-1 Z-1

Z-1 Z-1 Z-1

12

Mh! "

#$ %& '

hM

2

!

"#

$

%&

Z-1 Z-1 Z-1

Z-1 Z-1 Z-1

3

2

Mh

!" #$ %& '

1

2

Mh

!" #$ %& '

SFG nel caso M dispari (simmetrico):

Z-1

[ ]0h [ ]1h [ ]2h

x[n]

y[n]

x[n]

y[n]

Capitolo 8

33

•  STRUTTURE FIR A TRALICCIO (o “LATTICE”, pronuncia “lettis”)

I filtri a traliccio sono molto usati nel modellamento, nella stima spettrale e nel filtraggio adattivo.

La struttura a traliccio standard è realizzata mettendo in cascata stadi elementari del tipo seguente:

Struttura “Lattice” base Z-1

1 1 1

1 1

qi

qi

Xi-1(z) Xi(z)

Yi-1(z) Yi(z)

I termini qi rappresentano i coefficienti del traliccio

Capitolo 8

34

•  In genere la connessione in cascata delle celle elementari è del tipo:

Struttura a traliccio con 1 ingresso U(z) e due uscite XN-1(z) e YN-1(z)

Sez.1 Sez.2 Sez.N-1

Capitolo 8

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Fino al generico i-esimo stadio, le funzioni di trasferimento sono così definite:

Dalla figura precedente si può verificare che le funzioni di rete si possono esprimere nel seguente modo:

Capitolo 8

36

Esempio:

Z-1 Z-1 Z-1

0.9

0.9

0.8

0.7 0.8

0.7

Capitolo 8

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EFFETTI DELLA PRECISIONE NUMERICA FINITA

•  Le varie architetture circuitali che realizzano la stessa H(z) teorica differiscono per il comportamento che le caratterizza quando realizzate con precisione numerica finita.

•  La quantizzazione riguarda sia le sequenze numeriche che i coefficienti dei filtri.

•  Un numero reale x può essere rappresentato con precisione infinita nella seguente forma:

Notazione “in complemento a 2”

in cui Xm è un fattore di scala e i coefficienti bi valgono 0 o 1 (b0 è il bit di segno).

b0=0 b0=1

Capitolo 8

38

•  In precisione finita a (B +1) bit si ha:

e la più piccola differenza tra due numeri è

In questo caso i numeri quantizzati sono compresi nell’intervallo:

e può essere rappresentato secondo la notazione posizionale:

•  L’errore di quantizzazione è definito dalla relazione:

Capitolo 8

39

•  La notazione in complemento a due può essere arrotondata o troncata.

Notazione “in complemento a 2” arrotondata (B=2)

Notazione “in complemento a 2” troncata (B=2)

•  In ogni caso, la quantizzazione è una operazione non lineare e senza memoria.

Capitolo 8

40 Overflow “naturale” Saturazione

•  Se un numero è più grande di Xm si ha overflow. In complemento a due, questo succede quando la somma di due numeri è più grande di Xm (per esempio con 4 bit la somma di 0111 e 0001 fornisce 1000, che in decimale è -8). •  Una soluzione alternativa all’overflow aritmetico o naturale è la saturazione, di solito utilizzata nei convertitori A/D. • In ogni caso, se per ridurre l’overflow si aumenta Xm (a parità di numero di bit) aumenta anche l’errore di quantizzazione.

Capitolo 8

41

•  Esempio

x[n]

z-1

v[n]

a

C/D D/C xc(t)

T T

y[n] yc(t)

x[n]

z-1

C/D D/C xc(t)

T T

QB

QB

QB

Con la quantizzazione:

Circuito “ideale”:

N.B. la moltiplicazione produce 2B+1 bit (il risultato deve essere troncato o arrotondato)

Capitolo 8

42

•  Il circuito ottenuto è non lineare per la presenza della quantizzazione e per la possibilità di overflow nel sommatore. Il risultato è che si possono avere fenomeni tipici di circuiti non lineari, come la presenza di cicli limite in assenza di ingresso, in cui l’uscita oscilla in modo periodico.

•  Se gli errori introdotti sono ragionevolmente piccoli, il modello si può linearizzare con l’introduzione di sorgenti additive di rumore, il cui effetto può essere analizzato utilizzando il principio di sovrapposizione degli effetti.

Modello linearizzato: x[n]

z-1

C/D D/C xc(t)

T T

Capitolo 8

43

•  In generale l’effetto della quantizzazione dei parametri del circuito viene studiato separatamente.

•  L’effetto della quantizzazione dei parametri si traduce in una H(z) diversa da quella desiderata:

•  N.B. Architetture circuitali diverse hanno diverse sensibilità rispetto agli errori sui parametri. Le sorgenti di rumore introdotte nel modello linearizzato hanno caratteristiche diverse e vengono filtrate in modo diverso.

Capitolo 8

44

•  Quantizzazione dei poli I grafici rappresentano le posizioni possibili dei poli quantizzati del primo quadrante nel circuito IIR del II ordine sotto rappresentato nella forma diretta (2 poli complessi coniugati re ±jθ ). Le possibili posizioni dei poli sono conseguenza della quantizzazione operata sui coefficienti del filtro.

4 bit

7 bit

y[n] x[n] z-1

z-1

2r cos θ

-r2

N.B. Se i poli vengono quantizzati con B+1 bit, ci saranno solo 2B+1 possibili posizioni!

Capitolo 8

45

4 bit

7 bit

In figura è rappresentata un’architettura alternativa alla precedente, che ha la stessa funzione di rete con gli stessi poli nel caso di precisione infinita. In questo caso, quando i coefficienti vengono quantizzati, le posizioni dei poli corrispondenti hanno una distribuzione uniforme in tutto il piano z.

y[n]

x[n] z-1

z-1

r cos θ

r cos θ r sen θ -r sen θ

Capitolo 8

46

•  L’effetto della quantizzazione dei coefficienti è quello di spostare i poli e gli zeri rispetto a quelli desiderati.

Si tratta di determinare lo spostamento di poli e zeri dovuto ai termini e . In particolare, si supponga di voler valutare lo

spostamento dei poli .

EFFETTI DELLA QUANTIZZAZIONE DEI COEFFICIENTI

in cui:

Capitolo 8

47

•  Supponiamo di quantizzare i coefficienti del denominatore. Bisogna valutare le quantità

e quindi:

cioè le . Supponendo che i poli siano tutti semplici si ha:

Inoltre (in base alla regola della derivazione “a catena”) si può scrivere:

Capitolo 8

48

Si ha:

e

Quindi risulta:

!zi

!ak

=z

i

N " k

(zi" z

j)

j=1, j# i

N

$

!A(z)

!zi z= z

i

= "zi

"1 (1" zjz

i

"1)j=1, j# i

N

$ = "zi

"N (zi" z

j)

j=1, j# i

N

$

!A(z)

!ak z= z

i

= "zi

"k

Capitolo 8

49

•  Si ha dunque:

Se i poli (o gli zeri) sono vicini, piccoli errori nei coefficienti possono generare grandi errori nei poli (o zeri).

Un risultato analogo si ottiene per la dipendenza degli zeri dai coefficienti bk.

•  Proprietà

Re

Im

!zi=

zi

N " k

(zi" z

j)

j=1, j# i

N

$k=1

N

% !ak

Capitolo 8

50

•  Nelle forme in cascata e in parallelo che usano celle del II ordine, ogni coppia di poli complessi coniugati viene realizzata indipendentemente dagli altri poli.

•  In particolare, nella forma in cascata la stessa proprietà vale per gli zeri.

•  Nella forma in parallelo gli zeri vengono realizzati in modo implicito, quindi la variazione di un coefficiente influisce su tutti gli zeri.

•  In ogni caso le forme in cascata e parallelo sono caratterizzate da minore sensibilità alla quantizzazione dei coefficienti rispetto alle forme dirette.

Osservazioni

Capitolo 8

51

•  Nei filtri FIR ha interesse solo considerare gli zeri.

•  Anche se solitamente le forme dirette non vengono usate, l’effetto nei filtri FIR è più facile da trattare. Si ha infatti:

QUANTIZZAZIONE DEI COEFFICIENTI NEI FILTRI FIR

H (z) = bn

n=0

M

! z"n= h[n]n=0

M

! z"n

H (z) = h[n]n=0

M

! z"n = H (z) + #H (z)h[n] = h[n]+ !h[n]

!H (z) = !h[n]n=0

M

" z#n

cioè si ha una relazione lineare tra la variazione dei coefficienti e la variazione della funzione di rete.

Capitolo 8

52

!H (z)

Vale ancora per gli zeri zi una relazione del tipo già visto:

H (z)

!zi

!bk

=zi

N"k

(zi" z

j)

j=1, j#i

N

$

Tuttavia nella maggior parte dei casi, i filtri FIR hanno zeri che sono distribuiti in modo uniforme nel piano z e quindi dipendono in misura minore da variazioni dei coefficienti.

N.B. Nel caso di filtri a fase lineare, le varie celle componenti mantengono fase lineare anche con la quantizzazione.