1

III.1. Parametri caratteristici III.2. Richiami sui transistori MOSIII.3. Logiche CMOS staticheIII.4. Logiche CMOS dinamiche

Esempi ed Esercizi

Capitolo III

Porte logiche digitali in tecnologia CMOS

G.- F. Dalla Betta, G. Soncini. Appunti di Elettronica 2.

2

Introduzione• Con il termine Famiglie Logiche (FL) si indica un particolare modo di realizzare in forma integrata le funzioni logiche elementari (NOR, NAND, ...), che differisce da altri sotto il profilo circuitale e/o tecnologico.

• Le FL realizzate con circuiti integrati in silicio si dividono in due grandi gruppi, bipolari e MOS, ciascuno dei quali ulteriormente suddiviso in rapporto alle diverse caratteristiche tecnologiche e circuitali dei componenti utilizzati.

• Oltre alle FL di tipo bipolare e MOS in silicio, è opportuno ricordare i circuiti realizzati in Arseniuro di Gallio (GaAs) e altri semiconduttori compositi (III-V) per il rilevante interesse strategico nelle applicazioni ad alta velocità (in particolare per le telecomunicazioni).

3

III.1. Parametri caratteristici

Livelli logici

Soglia logica

Margini di immunità ai disturbi

Ritardo di propagazione

Dissipazione di potenza

Prodotto ritardo-consumo

Fan-out e Fan-in

Livello d’integrazione, costo ed affidabilità

4

Per definire parametri e cifre di merito di una FL si fa normalmenteriferimento alla porta logica più semplice, l’invertitore.

IIN

VIN VOUT

IOUT

Relazioni di tipo statico

• Caratteristica ingresso/uscita (I/O): lega fra loro VOUT e VIN

• Caratteristica di ingresso: lega fra loro IIN e VIN (univoca)

• Caratteristica di uscita: lega fra loro IOUT e VOUT (dipende generalmente da VIN, a causa della forte direzionalità nella propagazione dei segnali)

5

Caratteristica statica ingresso/uscita OUT = IN

VDD

VOUT

VINVDDVTH =VDD /2

1 logico

0 logico

0

Livelli logici 1 e 0 rappresentati da:• tensione VDD (alimentazione)• tensione nulla (massa).

Tensione di soglia (threshold)VIN < VLT VOUT = VDD

VIN > VLT VOUT = 0

Caso ideale

Av ~ 0

|Av | >>

6

Caratteristica statica ingresso/uscita

VOHNOM

VOUT

VIN

VILMAX

VILNOM

VOHMIN

*

* **

Av = -1

VOLMAX

VOLNOM

VIHMIN

VIHNOM

VOUT VIN

VOHMIN

VOLMAX

VIHMIN

VILMAX

H

L

Caso reale: caratteristica marcatamente non lineare* : punti di funzionamento nominali

|Av |>>

|Av | ~ 0

7

Escursione soglia (swing logico) dell’invertitore

Definizioni alternative:

SL = VOHMIN - VOLMAX (in uscita)

SL = VIHMIN - VILMAX (in ingresso)

VOHNOM

VOUT

VIN

VILMAX

VILNOM

VOHMIN

*

* **

VOLMAX

VOLNOM

VIHMIN

VIHNOM

Swing Logico: SL = VOHNOM - VOLNOM

8

VOUT1 = VIN2

VIN1VLTVOUT2 VLT

VIN1VOUT1=VIN2

VOUT2

Soglia logica (Logic Threshold, LT) dell’invertitore

LT = tensione di autopolarizzazione dell’invertitore con uscita cortocircuitata sull’ingresso

1

2

Interpretazione: linea “spartiacque”Rigenerazione e standardizzazionedei segnali

VIN1 = VLT - 1

VOUT1 = VLT + 2

2 > 1

9

H = VOHMIN - VIHMIN

L = VILMAX - VOLMAX

VOUT1 = VIN2

VIN1

VOUT2

VILMAX VIHMIN

VOLMAX

VOHMIN

Margini di Immunità ai Disturbi (1)MID = massima tensione di rumore compatibile con il buon funzionamento dell’invertitore

Dipendenza dallo swing logico H + L VOHMIN -VOLMAX

MID = min (L ,H)

idealmenteH = L

10

VOUT1 = VIN2

VIN1

VOUT2

C

DB

A

Margini di Immunità ai Disturbi (2)

Dipendenza dal guadagno della caratteristica statica

( CA = H, DB = L )

11

VOUT1 = VIN2

VIN1

VOUT2

H

’H

L

’L

Margini di Immunità ai Disturbi (3)

Dipendenza dalla simmetria della caratteristica statica

12

VOUT

VIN

t

tR F

LHHL

VOLMAX

VOHMIN

VTRAN = VOHMIN + VOLMAX

2

Ritardi dei segnali per gate pilotati da generatori ideali

13

Tempo di ciclo (c)

c > HL + LH (tipicamente da 10 a 50 volte maggiore)

Frequenza di ciclo (fc)

fc=c (massima frequenza di commutazione)

N.B. 1) HL e LH dipendono dal carico (CL)

2) HL e LH sono generalmente diversi tra loro

(le prestazioni dinamiche sono determinate

dal più grande dei due)

Ritardo di propagazione (PD) PD = HL + LH

2

14

VOUT

VIN

t

t

HL LH

VOLMAX

VOHMIN

VTRAN

Ritardi di propagazione per gate pilotati da altri gate(funzionamento normale con transizioni non istantanee)

VOLMAX

VOHMIN

VTRAN

15

Consumo di potenza

Consta di due componenti, una di tipo dinamico (PDIN,

sempre presente) e una di tipo statico (PST).

PST = VA · (IOH· OH + IOL· OL) ·f

OH e OL = frazioni del periodo di commutazione (T=1/f) in cui il gate si trova negli stati stazionari con uscita alta e bassa; OH e OL = correnti assorbite dall’alimentazione in tali intervalli di tempo

Se PST è presente, tipicamente PST >> PDIN per qualunque frequenza di interesse pratico, PTOT ~ PST

16

VA

CL

VOUT

iA(t)

iP(t)

iC(t)

Rete di pull-up

Rete di pull-down

Consumo di potenza dinamico

iC(t) · VA dt

VA· CL · dV/dt · dt

VA· CL · dV

= VA· CL · (VOH - VOL)

VA· CL

PDIN comprende la potenza necessaria a caricare la capacità di carico (CL) e quella associata alla corrente di penetrazione iP(t).

Ipotesi semplificativa: iP(t) = 0

0

0

VOL

VOH

2

Transizione VOL ----> VOH

17

Consumo di potenza dinamico (2)

E VA· CL

2

• Meta’ dell’energia e’ immagazzinata nel condensatore (e persa poi nella transizione complementare VOH ----> VOL)

• Meta’ dell’energia e’ dissipata dal circuito di pull-up

E = energia necessaria per eseguire una transizione completa

PDIN = E / = E· f = VA· CL · f

2

N.B. Un ulteriore contributo a PDIN arriva dalla potenza dissipata da iP(t).

18

Prodotto ritardo-consumo dei gate

• Velocità di commutazione e ritardi di propagazione possono essere

modificati variando le correnti in gioco (agendo su R, Lmin, ecc.),

quindi non sono caratteristiche intrinseche di una famiglia logica.

• D’altra parte, un aumento delle correnti corrisponde ad un aumento

della potenza dissipata.

• Più significativo è il prodotto ritardo-consumo (P · PD,

dimensionalmente un’energia), che misura l’efficienza di un circuito

nell’utilizzare la potenza assorbita per produrre alte velocità di

funzionamento.

• A differenza dei termini che lo compongono, P · PD è pressochè

indipendente dai valori dei componenti, rappresentando quindi una

caratteristica intrinseca del solo schema circuitale.

19

Prodotto ritardo-consumo dei gate (2)

Interpretazione di P · PD nel caso ideale con:

a) PST >> PDIN iST (t) corrente che determina PST

b) iC(t) iST (t) (corrente di carica poco dipendente da Vout)

c) iP(t) 0

PD = (VOH - VOL) · CL, P = VA · IST

IST

P · PD = VA · (VOH - VOL) · CL P · PD VA · CL

Condizione ottima per avere basso P · PD e’ avere iC(t) costante

durante l’intero transitorio (generatore di corrente). In caso contrario,

se iC(t) decresce all’aumentare di Vout, la corrente iST(t) che dà luogo al

consumo di potenza non verrebbe interamente impiegata.

2

20

Carichi riconfigurabili

Le reti di carico riconfigurabili rappresentano un caso importante,

perche’ sono in grado di fornire correnti molto diverse a seconda dello

stato del gate, a spese ovviamente di complicazioni circuitali.

In particolare, sono comuni due casi diversi:

• Rete di carico (pull-up) ad altissima impedenza quando la rete di

scarica (pull-down) è in conduzione (PST(t) P ·PD diminuisce)

• Buffer (per CL elevate): rete di carico riconfigurata in modo da

erogare durante il transitorio una iC(t) > iST(t)

(PD-BUFFER < PD-ISTP ·PD diminuisce)

21

Fan-Out

• I gate di ciascuna FL devono funzionare rispettando un insieme di specifiche, che riguardano parametri sia statici che dinamici.• Le prestazioni dipendono dal carico che un gate deve pilotare, costituito tipicamente da un certo numero (N) di altri gate elementari.

- CL (e quindi PD ) proporzionale a N;

- VOH e/o VOL possono dipendere dalla corrente erogata al (o

assorbita dal) carico in condizioni stazionarie (e quindi da N).• Esiste un numero massimo di gate che può essere pilotato senza violazioni delle varie specifiche; il più grande numero di gate pilotabili nel rispetto dell’intero insieme di specifiche che qualificano una FL è detto Fan-Out. • Per i circuiti CMOS, il Fan-Out è determinato essenzialmente da

considerazioni di tipo dinamico (CL massima compatibile con una certa

velocita’).

22

Fan-In

• Considerazioni analoghe valgono per l’ingresso dei circuiti,

portando alla definizione del Fan-In, che è il massimo numero di gate

connettibili in ingresso ad un circuito nel rispetto di tutte le sue

specifiche.

• Nonostante l’apparente simmetria delle definizioni, i due parametri

hanno una rilevanza molto diversa: mentre il Fan-Out rappresenta una

caratteristica di fondamentale importanza, raramente il limitato Fan-

In costituisce un problema serio.

23

Livello d’integrazione, costo e affidabilità

• Il livello di integrazione (gate/cm2) dipende dalla struttura e dalla

tecnologia dei circuiti ed è costantemente aumentato col progresso

della microelettronica, portando a componenti più complessi e quindi

più costosi e con maggior probabilità di guasti e malfunzionamenti.

• Tuttavia l’incremento del numero di funzioni elementari (gate) su un

chip ha largamente compensato questi effetti globali, apportando un

costante miglioramento dei parametri specifici e riducendo il costo per

gate in modo proporzionale all’aumento del livello di integrazione.

• Una cifra di merito “complessiva” e’ la resa funzionale (functional

throughput), che fornisce un’indicazione del numero di operazioni

eseguibili per unità di area (vantaggio del CMOS sul bipolare).

24

Circuiti elettronici analogici: elaborazione segnali analogici(transistori MOSFET e BJT usati come amplificatori) Circuiti elettronici digitali: elaborazione segnali binari(transistori MOSFET e BJT usati come interruttori elettronici)

Transistore in conduzione (on): interruttore chiuso

Transistore in interdizione (off): interruttore aperto

BJTcurrentcontrolled

C

E

BIB

ICMOSFETvoltagecontrolled

VGS

D

G

S

III.2 Richiami sui transistori MOS

ID

25

a) microstruttura (sezione) Dispositivo elettronico a 3 (4) terminali:

G = Gate S= Source

D= Drain(B= Bulk)pSi

n+

B

G

n+

S D

b) topologia superficiale (layout)

L

W

L=lunghezza canaleW=larghezza canale

W/L: fattore di formaS D

Transistore MOS a canale n (n-MOSFET)

26

Transistore MOS a canale n (2)

d) Condizioni operative normali

vGS positiva (>VTn)

VTn = tensione di soglia

vDS positiva

vSBvBS

G

D

S

B vDS

iD

vGS vBS

iG

c) Simbolo circuitale

N.B. Per vGS < VTn : iD ~ 0 (transistore “off “ o in interdizione)In condizioni stazionarie, iG = 0

27

Caratteristica statica di uscita:

Transistore n-MOS: caratteristiche corrente tensione

iD=f( vDS ; vGS )

iD[mA]

vDS[V]0 4

vGS = 5 V

vGS = 2 V

vGS = 3 V

vGS = 4 V

vGS < VTn (=1V)

2

Polarizzazione normale: vGS positiva (>VTn) vDS positiva

Per vGS < VTn : iD ~ 0 (transistore “off “ o in interdizione)

VTn= tensione di soglia

vDS

iD

G

vGS

D

S

28

Modello ai grandi segnali per transistore n-MOS

Interdizione: vGS < VTn iD ~ 0

Regione: vGS > VTn lineare

(triodo) vDS <vGS - VTn

Saturazione: vGS > VTn

vDS vGS - VTn

Kn : fattore tecnologico (conducibilità intrinseca)

W/L: fattore geometrico (fattore di forma)

22 TnGS

nD Vvi

2

2DS

DSTnGSnD

vvVvi

L

WKnn

29

Effetto Body

• Nelle equazioni che descrivono il funzionamento del dispositivo, la

tensione vBS non compare direttamente, ma interviene a determinare

la tensione di soglia VTn attraverso il cosidetto effetto Body.

In particolare, VTn varia con vBS secondo la seguente equazione:

22

0

0

BSnT

BSTnBSTnTn

vV

vVvVV

0.6V parametro tecnologico (potenziale di substrato)

fattore di effetto Body

iD

vGSVT1

iD=f(vGS; vBS ) se vDS <<

VT2

vSB1 < vSB2 < vSB3

VSB

VT3

30

1/ caratteristica del MOSFET e comunque grandeLa pendenza delle caratteristiche di uscitapuò essere trascurata nelle analisi circuitalidi prima approssimazione

vDS

iD

G

vGS

D

S

)v(Vvi DSTnGSn

D

12

2

iD[mA]

Caratteristica statica di uscita del MOSFET in saturazione

vDS[V]1/=VA[V] 0

Modulazione della lunghezza di canale

: fattore di modulazione della lunghezza di canale

31

iD[mA]

vDS[V]4

vGS < VTn (=1V)

2

MOSFET in applicazioni digitali: MOSFET off (in interdizione) ~ interruttore aperto

6

vGS < VTn

iD 0 per qualsiasi vDS

iD=f( vDS; vGS = parametro )

vDS

iD 0

G

vGS <VTn

D

S

equivalente:

vGS ~ 0 (<VTn )

para

met

ro v G

S

32

MOSFET in applicazioni digitali: MOSFET on (in conduzione) ~ interruttore chiuso

iD[mA]

vDS[V]4

vGS >> VTn (=1V)

2

vGS VTn

vDS ~ 0 iD limitata da circuito esterno

iD=f( vDS; vGS)

equivalente:

vGS ~ VDD ( VTn )

para

met

ro V

GS

vGS VTnvDS ~ 0

iD

G

vGS VTn

D

S

33

Transistore MOS a canale p (p-MOSFET)

Dispositivo complementare (tensione di soglia VTp negativa) iS [mA]

0 vSD4

vSG=5 V

vSG=2 V

vSG=3 V

vSG=4 V

vSG > |VT p |(1V)

2

Transistore “on” per VSG > |VTp |

Transistore “off” per VSG< |VTp |

Caratteristiche iS=f( vSD ; vSG )

vSDG

S

D

vSG

iS

vSBB

G

S

D

B

34

Modello ai grandi segnali per transistore p-MOS

Interdizione: vSG < |VTp | iS ~ 0

Regione: vSG > |VTp | lineare

(triodo) vSD <vSG - |VTp |

Saturazione: vSG > |VTp |

vSD vSG - |VTp |

Kp : fattore tecnologico (conducibilità intrinseca)

W/L: fattore geometrico (fattore di forma)

2||2 TpSG

pS Vvi

2||

2SD

SDTpSGpS

vvVvi

L

WK pp

35

Transistori n-MOS e p-MOS: analogie e differenze

• Come si è visto, le equazioni descrittive del comportamento dei

transistori sono sostanzialmente le stesse, purchè si faccia

riferimento ai moduli delle grandezze in gioco.

• Mediante opportuni accorgimenti tecnologici le tensioni di soglia

dei due tipi di transistori possono essere rese uguali e opposte (±1V)

• A causa di alcune asimmetrie tecnologiche, sono generalmente

diversi i fattori di effetto Body ( ).

• Per motivi fisici: pn KK 5.2

36

Evoluzione storica Famiglie Logiche MOS

Logiche n-MOS

Logiche CMOS

statiche (a rapporto)

dinamiche

statiche

dinamiche

37

• La tecnologia CMOS (Complementary MOS) è quella che occupa il ruolo più importante nell’intero panorama della moderna microelettronica • Le logiche CMOS, infatti, consentono di ottenere le migliori prestazioni tra tutte le altre: in particolare, basso consumo di potenza (esenti da consumo statico), ampio swing logico e margine di immunità ai disturbi, alte densità di integrazione.• Accanto alle logiche CMOS pienamente complementari (FCMOS), esistono varianti che utilizzano prevalentemente i transistori nMOS e funzionano in modo dinamico.• La tecnologia CMOS consente l’utilizzo anche di transistori bipolari (anche se con caratteristiche non ottimali) che possono essere sfruttati per pilotare efficamente carichi capacitivi elevati. Questa filosofia ha trovato la sua massima espressione nelle logiche Bi-CMOS.

III.3. Logiche CMOS statiche

38

Invertitore FCMOS (Fully CMOS)

VDD

VOUTVIN

• Entrambi i transistori operano senza effetto Body.• La piena complementarietà dello schema è soddisfatta se i due transistori hanno tensioni di soglia uguali e opposte e lo stesso fattore di conducibilità estrinseca (n = p).

(W/L)p = (W/L)n · (Kn / Kp) 2.5· (W/L)n

• In realtà questa condizione spesso non viene realizzata per non penalizzare le caratteristiche del circuito dal punto di vista dell’area occupata e delle prestazioni dinamiche (carico dello stadio a monte).

Mn

Mp

39

VDD

VOUTVIN

Verifica della funzione logica e caratteristiche generali

a) VIN = VIL < VTn n-MOS OFF

p-MOS ON (VSG=VDD-VIL > |VTp|)

VOUT = VOH =VDD

b) VIN = VIH = VDD n-MOS ON

p-MOS OFF (VSG= 0 < |VTp|)

VOUT = VOL = 0

• Ottengo il massimo swing logico senza vincoli sul fattore di forma dei dispositivi, che possono essere dimensionati separatamente rispetto ad altre specifiche• In condizioni nominali non ho consumo di potenza statico

40

Invertitore FCMOS: caratteristica statica

VOUT

VINVTp VTn VDD + VTp

p-MOSsaturoI

II

III

IV

VDD

n-MOStriodo

p-MOStriodo

V

n-MOSsaturo

I) n-MOS spento,

p-MOS lineare ( VSD=0)

II) n-MOS saturo, p-MOS lineare III) n-MOS e p-MOS saturi (zona a guadagno maggiore,

comprende la VLT)

IV) n-MOS lineare, p-MOS saturo

V) n-MOS lineare (VDS=0),

p-MOS spento

Posso distinguere 5 zone diverse:

La caratteristica statica può essere ricavata analiticamente, risolvendo l’equazione che esprime l’uguaglianza tra le correnti dei transistori n-MOS e p-MOS

41Calcolo analitico caratteristica statica ingresso-uscita

Zona I: VIN< VTn, VOUT = VDD

Zona II:

Zona III:

2

2

2

2

)()(||2

2

TnINn

OUTDDOUTDDTnINDD

p

VV

VVVVVVV

VIN costante

22

2||

2 TnINn

TpINDDp VVVVV

VA

Eqn. Secondo grado: ramo di parabola

42

In realtà VOUT entra tramite l’effetto di modulazione della lunghezza

di canale [ iD=iD0 · (1 + · VOUT) ], non considerato nel modello

utilizzato per il transistore (pendenza non infinita).

Zona IV

Zona V: VIN> VDD+VTp, VOUT = 0

2||2

2||

2

22 OUT

OUTTnINn

TpINDDp V

VVVVVV

Eqn. Secondo grado: ramo di parabola

43

Caratteristica statica: punti notevoli • Soglia logica: imponendo nella equazione relativa alla zona III

VIN = VOUT = VLT, si ottiene:

Caso notevole: VTn = |VTp| = VT , n = p = VLT = VDD / 2

• VILMAX e VIHMIN: impongo la condizione dVOUT/dVIN= -1 nelle equazioni delle correnti relative alle zone II e IV, rispettivamente. Nel caso notevole di perfetta simmetria , si ottengono:

n

p

TpDDn

pTn

LT

VVV

V

1

||

8

23 TDDILMAX

VVV

8

25 TDDOHMIN

VVV

44

Caso simmetrico e caso ad area minima

VOUT

VINVDD /2

VDD

VDD /2

Zn=Zp

n=p

• La condizione VTn = |VTp| = VT è generalmente soddisfatta

• La condizione n = p può essere volutamente non soddisfatta per

non aumentare l’area occupata e la capacità parassita di carico, con

aumento del tempo di propagazione.• Spesso i transistori vengono quindi realizzati con lo stesso fattore di forma Z=W/L, idealmente unitario• La simmetria della caratteristica statica (e quindi il margine di immunità ai disturbi) risente di questa scelta (traslazione nel verso indicato in figura).

45Prestazioni dinamiche: considerazioni generali

• Ipotesi semplificativa (caso peggiore): i transitori di salita e discesa

di un gate hanno inizio soltanto dopo che si sono virtualmente

esauriti quelli del gate che lo pilota. • Durante le commutazioni, la capacità di carico viene caricata

(scaricata) dal solo transistore p-MOS (n-MOS) mentre l’altro

transistore è spento. La situazione è quindi perfettamente analoga

per i due transitori.

• Esempio

Calcolo analitico transitorio di discesa.

Nell’ipotesi di CL costante posso separare le variabili.

dt

dVCI OUT

LMn

VOUT

VDD

IMn

CL

Mn

46

Il transitorio va diviso in due parti, di durata S e L, corrispondenti alle

due diverse regioni di funzionamento del transistore n-MOS:

S: n-MOS saturo. VDS > VGS –VTn VOUT > VDD –VTn

2 L: n-MOS in regione lineare. VDS > VGS –VTn VOUT < VDD -

VTn

22 TnDD

nOUTL VV

dt

dVC

22

TnDD

Tn

n

LS

VV

VC

S: n-MOS saturo.

47

2) L: n-MOS in regione lineare, VOLMAX <VOUT < VDD -VTn

222 OUTOUTTnDD

nOUTL VVVV

dt

dVC

dtC dV

V V V VL

n

OUT

DD Tn OUT OUTV V

VL

DD Tn

OLMAX

2

202

L’integrale va risolto per scomposizione in fratti semplici (Appendice):

L

L

n DD Tn

DD Tn OLMAX

OLMAX

C

V V

V V V

V

ln2

Separo le variabili:

HL S LL

n nHL

CK W L

f V

2/

( )

Sommando i due intervalli temporali si ottiene:

dove

f V

V V

V

V V

V V V

V

HL

DD Tn

Tn

DD Tn

DD Tn OLMAX

OLMAX

( )

ln

1 12

2

• Oltre che come strumento di analisi, l’espressione di HL può

essere utilizzata come formula di progetto: dato un HL massimo,

agisco su (W/L)n per garantire HL < HL-max

49

VOUT

t

VDD

VDD-VTn

S L

VOLMAX

Andamento qualitativo di VOUT=f(t)

S: n-MOS saturo. Transitorio a corrente costante.

Andamento lineare di VOUT

2) L: n-MOS in regione lineare. Transitorio a corrente variabile.Andamento esponenziale di VOUT

N.B. L S

50

• Nel caso simmetrico con transistori ugualmente conduttivi (VTn=|VTp|

=VT, n=p), se VOLMAX = VDD - VOHMIN i tempi di salita e di discesa sono

uguali tra loro.

Tempo di salita (LH)

LH S LL

p pLH

CK W L

f V

2/

( )

f V

V V

V

V V

V V V V

V V

LH

DD Tp

Tp

DD Tp

DD Tp DD OHMIN

DD OHMIN

( )

| |

| |

| |ln

| |

1 12

2

dove

51

Porte logiche elementari: NOR a 2 ingressi

VDD

VOUT

VDD

B

A

B

AA+BNOR

Mn1 Mn2

Mp2

Mp1

X

Problemi:

• Rispetto all’invertitore

sorgono problemi di effetto

Body per il transistore Mp2 :

VX = VS (Mp2) < VDD

• Durante il transitorio di

salita, la capacità CL viene

caricata da due p-MOS in

serie ...

52

Porte logiche elementari: NAND a 2 ingressi

NANDB

AA·B

VDD

VOUTB

A

Mn1

Mn2

Mp2

Mp1

• Durante il transitorio di salita, la

capacità CL si scarica attraverso due n-

MOS in serie ...

X

• Effetto Body per Mn2

VX = VS (Mn2) > 0

53

• Dal punto di vista statico, non ci sono motivi per preferire un tipo di

gate all’altro (gate equivalenti).• Dal punto di vista dinamico, invece, la diversa conducibilità dei due

tipi di transistori (Kn > Kp ) fa sì che, a parità di prestazioni, il

NAND (n-MOS in serie) occupi meno area del NOR (p-MOS in

serie); analogamente, a parità di area occupata il NAND è più

veloce del NOR.• Queste considerazioni assumono importanza crescente con

l’aumento del numero di ingressi dei circuiti.• Per quanto riguarda l’effetto Body, infine, si osservi che pur

essendo generalmente n > p , gli svantaggi del NOR vengono

compensati solo in parte .

Confronto NAND - NOR

54

Come trattare il caso dei transistori in serie

Si consideri ad esempio un NAND a due ingressi. I due n-MOS in serie (supposti uguali) possono essere assimilati ad un singolo transistore con lunghezza di canale doppia (N.B. Si trascura l’effetto Body per

Mn2).

VOUT

VDD

IMn2

= IMn1

CLMn1

Mn2VDD

X VDD Mn-eq

CL

VOUTIMn-eq

L doppia

55

Generalizzando …

Nel caso di due transistori MOS in serie con W/L diversi, sempre

trascurando l’effetto Body per Mn2, posso ricondurmi ad un singolo

transistore con fattore di forma W/Leq.

VOUT

VDD

IMn2=IMn1

CLMn1

Mn2VDD

X21

21

MnMn

MnMn

eq

LW

LW

LW

LW

L

W

56

Consumo di potenza

• In assenza di consumo di potenza statico, domina il consumo

dinamico PDIN = VDD· CL · f

• Per i gate più complessi (NAND, NOR, ecc.) va considerata anche la potenza spesa per caricare le capacità parassite ai nodi intermedi. • N.B. Se la commutazione degli ingressi avviene in un tempo finito, l’invertitore si viene temporaneamente a trovare con entrambi i dispositivi in conduzione, quindi è percorso da una corrente di

penetrazione iP(t) che scorre da VDD a massa sommandosi alla corrente

di carica/scarica del condensatore.

2

IP

VINVDD /2 VDD+VTp

VTn

IP-max

• Nei calcoli analitici e’ necessario trascurare tale corrente, il cui effetto puo’ essere invece valutato con le simulazioni SPICE.

57

Sintesi diretta di porte logiche non elementari

Circuito p-MOS

Circuito n-MOS

VOUT = f (A, B, C, ..., N)

AB

N

VDD

IP

IN

• Le logiche CMOS consentono la

sintesi diretta di porte logiche più

complesse dei NAND e NOR, che

si realizzano attraverso la

combinazione di strutture serie e

parallelo di transistori.

• La parte p-MOS è duale rispetto

alla parte n-MOS (transistori p-

MOS in parallelo corrispondono a

transistori n-MOS in serie).

.

.

VOUT

58

Esempio

A

B

C

D

OUT

OUT= A· B + C· D

VDD

A

A

C

B

OUT

B

C

D

D

59

Metodo di sintesi di funzioni qualunque

• Assegnata una funzione f (A, B, C, ...), la si descrive tramite la

corrispondente mappa di Karnaugh.

• A seconda dei casi, si considerano i raggruppamenti di 0 con

variabili dirette (vere) per realizzare la parte n-MOS (ovvero i

raggruppamenti di 1 con variabili negate per la parte p-MOS), sempre

utilizzando somme di prodotti. Qualora sia possibile, si trasforma

l’espressione ottenuta per minimizzare l’uso di letterali (transistori).

• La parte complementare è ottenibile come duale di quella

sintetizzata (sostituzione serie-parallelo ...), in modo da assicurare he

la parte n-MOS e quella p-MOS non siano mai contemporaneamente

conduttive in condizioni statiche

60

Esempio

0 1

1

1

0 0

0 0 1

0

1

1

0 1 1 01 1

1

1

ABCD

0

1

0

1

0

1

0

1

1 1

1 0

Mappa di Karnaugh

Cerco la copertura minima

della mappa considerando i

raggruppamenti di 0 con

variabili vere (n-MOS)

C·D A·B·D

B

D

A

OUT

C

f= C·D + A·B·D = D · ( C + A·B)

Definita la parte n-MOS, la parte p-MOS viene ottenuta sostituendo le configurazioni di transistori in serie con configurazioni parallelo e viceversa ...

61

Esempio (2)

B

D

A

OUT

C

Parte p-MOS

VDD

La parte n-MOS e la parte p-MOS vanno infine congiunte a formare il

circuito CMOS complessivo…

62

Esempio (3)

B

D

A

OUT

C

VDD

B

D

AC

63

Memoria Rete Combinatoria

Mi RCi

Livello i

1

Memoria Rete Combinatoria

Mi+1 RCi+1

Livello i+1

2 1

• Sono logiche di tipo sincrono, costituite da una cascata di vari livelli logici ciascuno formato da un blocco di memoria e da una rete combinatoria.

• I vari livelli sono separati mediante interruttori comandati da un segnale di temporizzazione (clock) composto da due fasi non sovrapposte 1 e 2, in modo da eliminare il problema dei ritardi relativi - skew - tra segnali che dovrebbero arrivare idealmente nello stesso istante.

2

t

T

III.4. Logiche CMOS dinamiche

64

La tecnologia MOS permette di realizzare con facilità questa struttura in quanto consente di realizzare interruttori comandati mediante semplici transistor (pass-transistor); inoltre grazie alla struttura del pass-transistor, il blocco di memoria Mi viene implementato in modo intrinseco.

Gli interruttori sono necessariamente connessi al gate di un altro transistor MOS (che realizza la rete RC) che presenta una capacitá parassita verso massa (vedi struttura fisica del dispositivo), per cuilo schema equivalente del pass-transistor è:

C

NANC

65

In realtà il pass-transistor non é un interruttore ideale: ha una resistenza non nulla quando e’ acceso (logiche dinamiche piu’ lente delle statiche) ed inoltre ha una corrente di perdita quando e’ spento che puo’ scaricare la capacità parassita Cx degradando l’informazione memorizzata sul nodo ad alta impedenza.

CX

Ileak

IrevIsubCj

Giunzione D-B

Non idealità del pass-transistor n-MOS

La corrente di perdita consta di due contributi:

Irev, corrente inversa della giunzione D-B:• proporzionale all’area della giunzione (transistori ad area minima)• problema per le tensioni alte.

Isub , corrente di sottosoglia del transistore MOS:• problema sia per le tensioni alte che per quelle basse• importanza di avere VTn non troppo bassa.

La frequenza di clock deve essere sufficientemente elevata da evitare la perdita dell’informazione (refresh).

Oltre alla corrente di perdita, altri problemi riguardano:

I I Ileak rev sub

I Vrev x

I esubV VGS Tn

1) Perdita di una soglia (con effetto Body) nella trasmissione delle tensioni alte (1 logico) se H =VDD.

MAXXTnDDMAXX VVVV _0__

• conseguente riduzione del margine di immunità ai disturbi e decremento della corrente (velocità) dei transistori a valle

• tensioni separate per alimentazione e clock (es: H =12V): soluzione costosa e problematica (vedi 2a).

2) Errori sulla tensione memorizzata a causa di :a) accoppiamento capacitivo del clock col nodo isolatob) riflusso degli elettroni dal canale del transistor ai terminali all’atto dello spegnimento

V

C

C CXT L B

B

X

TTXHox

XX C

LWVVC

C

QV

2

min'

VX

VIN

CX

CA CB

t

L

T

a) Partitore capacitivo …

b)

Q Q

69Transfer gate CMOS

VX

VIN

CX

Vantaggi: • trasmissione delle tensioni alte senza perdita di una soglia rispetto a VDD (p-MOS sempre acceso)• maggiore velocità di trasmissione dei segnali (transistori in parallelo, corrente maggiore)• dato che e commutano in senso opposto, gli effetti del loro accoppiamento col nodo X isolato si cancellano (in prima approx.)• i riflussi di elettroni e lacune dal canale al nodo X isolato si compensano in larga misura

Svantaggio:

• servono due tensioni di comando complementari.

Simbolo

IX

Regione 1

n-MOS saturop-MOS saturo

Regione 2

n-MOS saturop-MOS lineare

Regione 3

n-MOS spentop-MOS lineare

0 |VTp| VDD-VTn VDD

VX

Analisi comportamento dinamico (trasferimento 1 logico).

VDD

VDD

0

VX

A seconda del valore di VX si possono distinguere tre regioni di funzionamento:

La resistenza equivalente del transfer gate CMOS puo’ essere calcolata come parallelo tra la resistenza del transistore n (Rn) e quella del transistore p (Rp).

N.B. Req resta quasi costante al variare di Vx, quindi la durata del transitorio di trasmissione di un 1 logico puo’ essere calcolata in modo approssimato considerando la rete RC equivalente.

Logiche statiche a TG CMOSI TG possono essere usati per realizzare porte logiche anche complesse con struttura compatta, con risparmio nel numero di transistori rispetto alle equivalenti versioni FCMOS.

Esempio: porta logica XOR a 8 transistori

A

B

BABA

73

Esempio: porta logica XOR a 6 transistori

B

A BABA

1) B=0Transfer gate ON Invertitore d’uscita OFFPassa A

2) B=1Transfer gate OFF Invertitore d’uscita ONPassa A

74

Logica CMOS dinamica pienamente complementare

VDD VDD

Livello i Livello i+1

2

2

R.C. i R.C. i+1

Tanti transistori, grande occupazione d’area … come ridurla ?

Logiche CMOS dinamiche (a precarica-valutazione).

Logican-MOS

Vout

PrecaricaValutazione

Precarica

VDD

Vout

BA

Esempio: sintesi della funzione logica AB+CVDD

Vout

B

AC

R.C.

• L’equivalente FCMOS richiedeun numero di transistori superiore• La differenza si accentua per funzioni logiche piu’ complesse

•Il funzionamento di uno stadio singolo non presenta problemi particolari. La situazione pero’ si complica appena metto due stadi in cascata…

Problema: propagazione dei segnali alti

Vout1

PrecaricaValutazione

Vout2

corretto

errato

VDD

Vout1

1

VDD

Vout2

Logican-MOS

BA

L’avvio contemporaneo della fase di valutazione nei due stadi comporta un errore dovuto al fatto che Vout1 vale inizialmente 1.

78Logica CMOS dinamica di tipo DOMINO

Logican-MOS

1

VDD

Vout1

BA

VDD

Vout2

BA

Logican-MOS

2

79

• L’inserimento dell’invertitore tra i due in cascata fa si’ che

all’inizio della fase di valutazione non si creino cammini conduttivi

indesiderati tra uscita e massa.

• L’eventuale transizione di Vout1 da 1 a 0 nella fase di valutazione si

traduce in una transizione da 0 a 1 a valle dell’invertitore, che puo’

dare luogo ad una commutazione di Vout2

• La stessa cosa avviene per tutti gli altri ingressi di un blocco di

logica n, che possono presentare una sola transizione da 0 a 1

• Il nome della logica DOMINO deriva proprio dal meccanismo di

propagazione dei segnali dallo stadio d’ingresso in avanti.

• Tra l’uscita dell’invertitore dello stadio i e l’ingresso del blocco di

logica i+1 possono essere interposti altre porte logiche statiche,

purche’ composte da un numero pari di stadi.

Proprieta’ logica DOMINO

80

AppendiceA.1 Calcolo analitico di L (transitorio di discesa)

OLMAX

TnDD

L V

VV OUTOUTTnDD

OUT

n

L

VVVV

dVCdt

20 2

2

OUTTnDDOUT

OUTTnDDOUT

OUTOUTTnDD

VVV

B

V

A

VVVV

VVVV

2

2

1

2

12

L’integrale va risolto per parti:

81

12

0

12

TnDD

OUT

OUTOUTTnDD

VVA

VAB

VBVAVVA

TnDD VVBA

2

1

TnDDn

L

VV

Cdt

L

2

12

0

Quindi:

OLMAX

TnDD

V

VV OUTTnDD

OUT

OUT

OUT

VVV

dV

V

dV

2

82

OLMAX

TnDD

V

VVOUTTnDD

OUT

TnDDn

LL VVV

V

VV

C

2

ln

OLMAX

OLMAXTnDD

TnDD

TnDDTnDD

TnDDn

LL

V

VVV

VV

VVVV

VV

C

22ln

OLMAX

OLMAXTnDD

TnDDn

LL V

VVV

VV

C 2ln