Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 1

1

Elettronica per telecomunicazioni

2

Contenuto dell’unità D

Interconnessioniinterfacciamento statico e dinamico

Integrità di segnaleanalisi di interconnessioni, driver e receiver

Diafoniaaccoppiamenti induttivi e capacitivi, maglie comuniDistribuzione di masse e alimentazioni

Dispositivi logici programmabilistruttura e funzioniflusso di progetto

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 2

3

Lezione D5

Flusso di progettoStili di progettazione con dispositivi logici programmabiliFlusso di progettoLinguaggi di descrizione dell’hardwareEsempio di design-entry, compilazione, simulazione e download

4

Elettronica per telecomunicazioni

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 3

5

Indice della lezione D5

Flusso di progetto

Stili di progettazione con dispositivi logici programmabili

Flusso di progetto

Linguaggi di descrizione dell’hardware

Esempio di design-entry, compilazione, simulazione e download

6

Stili di progettazione

Utilizzo di tool di progettazioneDall’idea al download su logica

Stili di progettazione comuneGruppo di lavoroOttimizzazione

Portabilità su diverse tecnologieMigrazione e/o ingegnerizzazione

Prestazioni dettate dalla tecnologia e non dal progetto

Regole base per un buon progetto

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 4

7

Stili di progettazione comune

Metodi utilizzati a livello di design-entryGrafico

Utilizzo di simboli “classici”Librerie di componenti parametrizzati (LPM)Migrazione da altre tecnologie

TestualeLinguaggi di descrizione dell’hardware

EquationDescrizione algebrica delle funzionalità

8

Portabilità

Regole di progetto portabileLivello di descrizione

Nel caso del VHDLComportamentaleStrutturale

Utilizzo di librerieCustomizzate dal produttoreOttimizzateDedicate però alla tecnologia e alla componentisticache si sta utilizzando nel progetto corrente (pericolo!)

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 5

9

Regole base di progetto

Regole base per un buon progettoClock

Unico segnale con vari ENABLE dislocati nelle diverse celle

GlitchEventi della durata di pochi nsEvitare che i LATCH vengano pilotati direttamente da logica combinatoria senza rilettura

SkewUtilizzo di linee non dedicate per la distribuzione dei segnali di clock

10

Elettronica per telecomunicazioni

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 6

11

Indice della lezione D5

Flusso di progetto

Stili di progettazione con dispositivi logici programmabili

Flusso di progetto

Linguaggi di descrizione dell’hardware

Esempio di design-entry, compilazione, simulazione e download

12

Flusso di progetto

Fasi:Design Entry (immissione dati)Simulazione funzionale (verifica)Sintesi (compilazione fase I)Fitting (compilazione fase II)

Analisi statica dei ritardi (analisi prestazioni)Simulazione timing (verifica post-compilazione)Download (programmazione del dispositivo)

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 7

13

Flusso di progetto

DESIGN ENTRY

FUNZIONA?

SINTESI

SIMULAZIONE

PROGRAMMAZIONEFPGA

NO

SI

14

Design Entry

Dalle specifiche di progetto alla realizzazione della “rete logica”Diverse tecnologie disponibili:

GraficoTestualeEquation

C = A AND B

ENTITY decoder ISPORT(num : IN INTEGER RANGE 0 TO 15;a,b,c,d,e,f,g : OUT BIT);

END decoder;

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 8

15

Simulazione

FunzionaleGenerazione dei vettori di testVerifica della corretta evoluzione del funzionamentoNon tiene conto dei ritardi (oppure ha ritardi unitari)

TimingUtilizza gli stessi vettori della simulazione funzionale

Back-annotationRitardi dovuti al placement e al routing (possibilità di una simulazione intermedia)

16

Sintesi e fitting

Operazioni eseguite durante la compilazione(esempio di MAX+plus II di ALTERA):

Verificasintattica Ottimizzazione

Partizionamento

FusemapPlacement& routing

Estrazioneparametri

post-compilazione

Creazionebase dati

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 9

17

Analisi dei ritardi

Critical path

18

Analisi dei ritardi

Massima frequenza di funzionamento

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 10

19

Floorplanning

Ottimizzazione delle prestazioniCustomizzazione avanzata di progetto

20

Elettronica per telecomunicazioni

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 11

21

Indice della lezione D5

Flusso di progetto

Stili di progettazione con dispositivi logici programmabili

Flusso di progetto

Linguaggi di descrizione dell’hardware

Esempio di design-entry, compilazione, simulazione e download

22

Linguaggi di descrizione dell’hardware

Linguaggi in grado di portare ad una simulazionee sintesi di circuiti digitali (ma non solo...)

NON SONO linguaggi di programmazione

Paralleli vs. Sequenziali

Prestazioni legate allo stile di descrizione e alle qualità dei compilatori

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 12

23

Linguaggi di descrizione dell’hardware

VERILOG HDL (1984 – Gateway Design Automation)VHDL (1987 – US Dept. Of Defense)ABEL (sviluppato dalla Data I/O Corporation e adesso detenuto da Lattice Semiconductor)AHDL (linguaggio proprietario di ALTERA)CUPL (linguaggio proprietario di LogicalDevices, Inc.)Handel C (Celoxica)

24

VHDL

Il VHDL è un linguaggio per la sintesi automaticae la simulazione di circuiti digitali

VHDL: VHSIC Hardware Description Language

VHSIC: Very High Speed Integrated Circuit

Standardizzato nel 1993 (IEEE standard 1076-1993)

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 13

25

VHDL

SimulazioneLivello comportamentale (behavioural)

Il componente viene descritto con il suo comportamento “ingresso-uscita”

Livello strutturale (RTL o gate)Il componente viene descritto connettendo tra loro piu’ blocchi VHDL

Sintesi logicaA partire generalmente dalla descrizione RTL

26

VHDL

VantaggiUnico ambiente per simulazione e sintesiPortabilità: la maggior parte dei CAD di progettazione per FPGA o ASIC accettano il VHDL in ingresso

SvantaggiOttimizzazione della sintesi poco controllabile

Perdita di portabilità se si utilizzano celle proprietarie

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 14

27

VHDL

Il VHDL NON E’ un linguaggio di programmazione (C, Java, Pascal, etc...)Presenta alcune caratteristiche fondamentali:

TIMING: gestione dei tempi di propagazione dei segnali

CONCURRENCY: capacità di simulare lo svolgimento di più operazioni contemporanee (programmazione “parallela”).

28

VHDL

Elementi fondamentali:

ENTITY: è l’interfaccia esterna del componente

ARCHITECTURE: è la descrizione funzionale del componente

PACKAGE: insieme di definizioni (tipi, costanti e/o operatori)

LIBRARY: insieme di componenti o package

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 15

29

VHDL

Elementi fondamentali

INPUT

OUTPUT

ARCHITECTURE maxpld OF casting ISBEGINIF (op1 > 16) THEN

result = 16ELSE

result = 0END IF;

END maxpld;

ARCHITECTURE

ENTITY

30

VHDL

ENTITY

ARCHITECTURE1

ARCHITECTURE2

ARCHITECTUREN

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 16

31

VHDL

LIBRARY IEEE;USE IEEE.std_logic_1164.all;

Inclusione di librerie

32

VHDL

LIBRARY IEEE;USE IEEE.std_logic_1164.all;

ENTITY seg ISPORT(num : IN INTEGER RANGE 0 TO 15;a,b,c,d,e,f,g : OUT BIT);

END seg;

Inclusione di librerie

Specifiche di interfaccia

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 17

33

VHDL

LIBRARY IEEE;USE IEEE.std_logic_1164.all;

ENTITY decoder ISPORT(num : IN INTEGER RANGE 0 TO 15;a,b,c,d,e,f,g : OUT BIT);

END decoder;

ARCHITECTURE pippo OF decoder ISBEGIN

WITH num SELECTa <= '0' WHEN 0 | 2 | 3 | 5 | 6 | 7 | 8 | 9 | 10,

'1' WHEN 1 | 4 | 11 | 13;WITH num SELECT

b <= '0' WHEN 0 | 1 | 2 | 3 | 4 | 7 | 8 | 9 | 10,'1' WHEN 5 | 6 | 11 | 12 | 14 | 15;

WITH num SELECTc <= '0' WHEN 0 | 1 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10,

'1' WHEN 2 | 12 | 14 | 15;END pippo;

Inclusione di librerie

Specifiche di interfaccia

Specifiche architetturali

34

VHDL

TipiINTEGER, BIT, BOOLEANBIT_VECTOR, INTEGER RANGE a TO bSTD_LOGIC, STD_LOGIC_VECTORTipi definiti dall’utente

Combinatorio e sequenzialeAssegnazione concorrente (operatore <=): valida SEMPRE (logica combinatoria)Logica sequenziale: PROCESS

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 18

35

VHDL - ESEMPI

ENTITY comb ISPORT( a, b : IN BIT ;

c: OUT BIT);END comb;ARCHITECTURE max OF comb ISBEGINc <= a AND b;END max;

ENTITY reg ISPORT( d, clk : IN BIT ;

q: OUT BIT);END reg;ARCHITECTURE max OF reg ISBEGIN

PROCESSBEGINWAIT UNTIL clk = ‘1’;q <= d;END PROCESS

END max;

Logica combinatoria Logica sequenziale

36

Elettronica per telecomunicazioni

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 19

37

Indice della lezione D5

Flusso di progetto

Stili di progettazione con dispositivi logici programmabili

Flusso di progetto

Linguaggi di descrizione dell’hardware

Esempio di design-entry, compilazione, simulazione e download

38

Step di flusso

Progetto del sistema semaforico di un incrocio semplice a due vie di accesso.

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 20

39

Step di flusso

Progetto del sistema semaforico di un incrocio semplice a due vie di accesso.

Semaforo1

40

Step di flusso

Progetto del sistema semaforico di un incrocio semplice a due vie di accesso.

Semaforo1

Semaforo2

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 21

41

Step di flusso

Basetempi Counter Decoder

clkin

clkout

reset

Progettazione gerarchica

R1G1V1

R2G2V2

42

Step di flusso

Progettazione con differenti tecnologieGrafico / Librerie / VHDL

Utilizzo di MAX+plus II (ALTERA)https://www.altera.com/support/software/download/sof-download_center.html

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 22

43

Step di flusso

Schema della BASE TEMPI (divisore di frequenza)

44

Step di flusso

Collegamento tramite netname

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 23

45

Step di flusso

Collegamento tramite netname

Simbolo risultante

46

Step di flusso

Schema del decoder (in VHDL)

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 24

47

Step di flusso

...e suo simbolo corrispondente

48

Architettura gerarchica

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 25

49

Architettura gerarchica

ToplevelSimboli di

primo livello

PrimitiveFilesaccessori

50

Assegnazione del dispositivo target

Compilazione e simulazione

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 26

51

Compilazione del progetto

Compilazione e simulazione

52

Simulazione del progetto

Compilazione e simulazione

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 27

53

Report finale

Statistiche

Piedinatura

54

Fase finale

Programmazione del dispositivo

Elettronica per le telecomunicazioni 04/12/2003

Lezione D1 - DDC 2003 28

55

Sommario lezione D5

Flusso di progettoStili di progettazione con dispositivi logici programmabiliFlusso di progettoLinguaggi di descrizione dell’hardwareEsempio di design-entry, compilazione, simulazione e download

56

Verifica lezione D5

Cosa si intende per portabilitàQuali metodi si possono utilizzare per effettuare una design-entry?In cosa differiscono la simulazione funzionale e quella timing?Cos’è il VHDL?Cosa si intende per “concurrency” in VHDL?Cosa sono la ENTITY e l’ARCHITECTURE?