Elettronica per le telecomunicazioni 01/12/2003

Lezione B4 - DDC 2003 1

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Elettronica per telecomunicazioni

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Contenuto dell’unità B

Principio di funzionamento del PLLSchema a blocchi, ordine, parametri, errore di faseCaratteristica a farfalla

Circuiti per PLL Demodulatori di fase, pompa di carica, VCO.

ApplicazioniDemodulatori AM, FM, FSK, PSKSintetizzatori interi e frazionari, sintesi diretta (DDS)Data recovery e sincronizzazione clock

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Lezione B4

Sintetizzatori di frequenzasintetizzatori a interi e frazionarisintesi digitale diretta (DDS)

Sincronizzazione dati e clockclock/data recovery

Analisi di un PLL integrato

Riferimenti nel testosintetizzatori e DDS 3.7.4, 3.7.5sincronizzazione clock 3.7.3, 3.7.6

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Elettronica per telecomunicazioni

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Indice della lezione B4

Sintesi di frequenza e di forme d’onda sintetizzatori a interi e frazionariprincipio e caratteristiche dei DDS

Sincronizzazione dati e clockmoltiplicazione del clocksincronizzazione del clock con DLLseparazione dati/clock, CDR

Esempio di PLL integratoCD/HC 4046

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Sintetizzatore di frequenza

Ingresso: frequenza di riferimento Fr

Divisore modulo N tra VCO (frequenza Fu) e DFFi = Fr; Fo = Fu/N;frequenza di uscita Fu = N Fr

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Sintetizzatore di frequenza

Ingresso: frequenza di riferimento Fr

Divisore modulo N tra VCO (frequenza Fu) e DFFi = Fr; Fo = Fu/N; frequenza di uscita Fu = N Fr

Divisore modulo N su ingressoFi = Fr/M; Fo = Fu/N = Fr/M;frequenza di uscita Fu = N/M Fr

schema a blocchi

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Sintetizzatore di frequenza

Ingresso: frequenza di riferimento Fr

Divisore modulo N tra VCO (frequenza Fu) e DFFi = Fr; Fo = Fu/N; frequenza di uscita Fu = N Fr

Divisore modulo N su ingressoFi = Fr/M; Fo = Fu/N = Fr/M;frequenza di uscita Fu = N/M Fr

Unico riferimento per qualunque frequenzaSintonia digitale schema a blocchi

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Risoluzione di un sintetizzatore

Risoluzione in frequenzalegata a M e Nvariando N di 1 si cambia Fu della quantità Fo

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Risoluzione di un sintetizzatore

Risoluzione in frequenzalegata a M e Nvariando N di 1 si cambia Fu della quantità Fo

Esempio:generare frequenze da 100 MHz variabili con passo 100 kHz (100 MHz, 100.1, 100.2, ...), partendo da una Fr = 10 MHzM = 100: Fi = 100 Hz

Fu = 100 MHz: N = 1000 Fu = 100,1 MHz: N = 1001 Fu = 100,2 MHz: N = 1002

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Tempo di assetto

Tempo di assettolegato al polo di F(s)filtro passa basso, uscita che varia lentamentetransitorio esponenziale

a regime entro 0,1% dopo circa 7 τ

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Tempo di assetto

Tempo di assettolegato al polo di F(s)filtro passa basso, uscita che varia lentamentetransitorio esponenziale

a regime entro 0,1% dopo circa 7 τ

Per rendere più veloce il transitoriolavorare con Fi e Fo più altealzare il polo di F(s)

peggiora la risoluzione

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Parametri di un sintetizzatore

Parametri di un sintetizzatoreRisoluzione in frequenzaTempo di assetto

Una elevata risoluzione contrasta con un assestamento rapido

alti M e Nbasse Fi e Fo,polo di F(s) a frequenza bassa (generalmente 1/10 Fi)risposta lenta

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Sintetizzatori frazionari

Come mantenere la risoluzione

Sintetizzatori frazionari:

Variazione periodica di uno dei rapporti di divisione, generalmente tra N e N+1

Il rapporto effettivo dipende dal duty cycle della variazionela FM residua determina rumore di fase e spurie (possibile correggerle perchè la FM è nota)

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Indice della lezione B4

Sintesi di frequenza e di forme d’onda sintetizzatori a interi e frazionariprincipio e caratteristiche dei DDS

Sincronizzazione dati e clockmoltiplicazione del clocksincronizzazione del clock con DLLseparazione dati/clock, CDR

Esempio di PLL integratoCD/HC 4046

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Sintesi digitale diretta

Direct Digital Synthesis: DDStabella con i campioni del segnale

ROM, RAM riempita con algoritmi HW o SW, …la tabella viene esplorata ciclicamente

segnale analogico ottenuto con conversione D/A per variare la frequenza si può cambiare

la cadenza di scansioneil passo di scansione

Puntatore ai campioni con addizionatoreviene sommato il passo di scansione

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Sintesi digitale diretta

Segnale a dente di sega

tabella0, 1, 2, 3, 4, 5, ... 9

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Sintesi digitale diretta

Segnale a dente di sega

tabella0, 1, 2, 3, 4, 5, ... 9

segnale a step 20, 2, 4, 6, 8, 0, 2, 4, 6, ...

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Sintesi digitale diretta

Segnale a dente di sega

tabella0, 1, 2, 3, 4, 5, ... 9

segnale a step 20, 2, 4, 6, 8, 0, 2, 4, 6, ...

segnale a step 30, 3, 6, 9, 2, 5, 8, 1, 4, ...

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Sintesi digitale diretta

Segnale a dente di sega

tabella0, 1, 2, 3, 4, 5, ... 9

segnale a step 20, 2, 4, 6, 8, 0, 2, 4, 6, ...

segnale a step 30, 3, 6, 9, 2, 5, 8, 1, 4, ...

segnale a step 40, 4, 8, 2, 6, 0, 4, 8, 2, ...

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Struttura di un sintetizzatore

Frequenza proporzionale allo stepcampioni/periodo = k /stepfrequenza campioni costante = Fcperiodo = k / (Fc step)frequenza = Fc step/k

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Struttura di un sintetizzatore

Frequenza proporzionale allo stepcampioni/periodo = k /stepfrequenza campioni costante = Fcperiodo = k / (Fc step)frequenza = Fc step/k

Applicabile a qualunque forma d’onda compressione nel tempo

non traslazione in frequenza !

schede suono a wavetable

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Schema a blocchi di DDS

schema completo

Accumulatore di fasegenera la sequenza di indirizzi per esplorare la tabella di campionisommatore (A) con registro di accumulo (R)

Tabella campioni (sinusoide o altra forma d’onda)memoria (M), con eventuale interpolatore

Convertitore D/A (C)

Filtro antialiasing di uscita (F)è un sistema a dati campionati

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Modulazione AM con DDS

Modulazione di ampiezza (AM):moltiplicare i campioni in uscita (shift se per potenze di 2)

X

Modulazionedi ampiezza

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Modulazione FM con DDS

Modulazione di frequenza (FM):variare il passo di scansione

Modulazione FM

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Modulazione PM con DDS

Modulazione di fase (PM):sommare una costante durante la scansione

+

Modulazionedi fase

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Riduzione della tabella

Sfruttare le simmetrieesempio: sinusoide

semiperiodi: inversione di segnoquarti di periodo: inversione del verso di scansione

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Riduzione della tabella

Sfruttare le simmetrieesempio: sinusoide

semiperiodi: inversione di segnoquarti di periodo: inversione del verso di scansione

Calcolare i campioni per valori di fase intermedi con interpolazione

lineareordine superiore su più campioni

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DAC nonlineare

La funzione sen(x) può essere realizzata dal DAC

Approssimazione a segmenti

Viene eliminata la ROM; l’indirizzo generato dall’accumulatore di fase va direttamente al DAC

convertitore D/A nonlineare

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Rumore, spurie, distorsione

Risoluzione in frequenzarisoluzione (N bit) dell’accumulatore di fasesolo gli MSBs vanno alla tabella

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Rumore, spurie, distorsione

Risoluzione in frequenzarisoluzione (N bit) dell’accumulatore di fasesolo gli MSBs vanno alla tabella

Purezza spettrale in uscitalegata alla risoluzione in ampiezza

num bit in uscita (ROM, DAC)N bit, risoluzione 1/2N, 20 N log 2 = 6 N dB

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Rumore, spurie, distorsione

Risoluzione in frequenzarisoluzione (N bit) dell’accumulatore di fasesolo gli MSBs vanno alla tabella

Purezza spettrale in uscitalegata alla risoluzione in ampiezza

num bit in uscita (ROM, DAC)N bit, risoluzione 1/2N, 20 N log 2 = 6 N dB

Aliasing in uscitasistema a dati campionati, spettri multiplifiltro passa-basso in uscita

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DDS commerciale (AD7008)

Caratteristiche del DDS AD7008accumulatore di fase a 32 bitdue registri “frequenza” (cambio rapido step)secondo sommatore per modulazioni di fasepuntatore alla tabella di forma d’onda a 12 bit

due canali paralleli con modulazione indipendente(sintesi componenti I/Q) campioni di uscita su 10 bitpuò realizzare direttamente modulazionifase/ampiezza

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Indice della lezione B4

Sintesi di frequenza e di forme d’onda sintetizzatori a interi e frazionariprincipio e caratteristiche dei DDS

Sincronizzazione dati e clockmoltiplicazione del clocksincronizzazione del clock con DLLseparazione dati/clock, CDR

Esempio di PLL integratoCD/HC 4046

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Sistemi digitali ad alta velocità

Difficile distribuire clock velociritardi, skew

variazione del ritardo con cui il clock raggiunge i vari punti del sistema

Zone sincrone di dimensioni limitateclock veloci “locali” (chip)clock più lenti di piastra

Come sincronizzare le varie zone?unico clock globale

moltiplicazione di frequenza locale

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Moltiplicazione del clock

Moltiplicatori di clock a PLL

unico riferimento di frequenza per vari C.I.

clock a frequenze diverserelazione di fase notagaranzia dei tempi di setup e hold

tecnica della sintesi di frequenza (a interi)

possibilità di variare la frequenza di clockcontrollo di prestazioni e consumo

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Indice della lezione B4

Sintesi di frequenza e di forme d’onda sintetizzatori a interi e frazionariprincipio e caratteristiche dei DDS

Sincronizzazione dati e clockmoltiplicazione del clocksincronizzazione del clock con DLLseparazione dati/clock, CDR

Esempio di PLL integratoCD/HC 4046

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Skew tra i clock

Il diverso ritardo dei vari alberi di distribuzione del clock causa forte skew tra gruppi di dati in uscita

Q2

Q1

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Effetti dello skew tra i vari clock

A causa dello skewi dati in uscita diventano validi in tempi diversi

Questa incertezza limita la velocità dei circuiti a valle, che utilizzano questi dati

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Risincronizzazione del clock

In ciascun circuito, il demodulatore di fase confronta il clock esterno con il clock locale, prelevato dalla parte terminale dell’albero di distribuzione del clockLa fase del clockgenerato dal VCO viene modificata in modo da rendere il clock terminale sincrono con quello di riferimento (esterno)

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Pilotando gli alberi di distribuzione del clock con dei PLL agganciati al clock principale si compensano i differenti ritardi, riducendo lo skew tra le varie uscite

Risincronizzazione del clock

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Risincronizzazione con DLL

La frequenza dei clock a ritardo compensato è la stessa del clock di riferimento

Non occorre VCO, basta un elemento a ritardo variabile

Il circuito è un Delay Lock Loop (DLL)

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Indice della lezione B4

Sintesi di frequenza e di forme d’onda sintetizzatori a interi e frazionariprincipio e caratteristiche dei DDS

Sincronizzazione dati e clockmoltiplicazione del clocksincronizzazione del clock con DLLseparazione dati/clock, CDR

Esempio di PLL integratoCD/HC 4046

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Skew dati-clock

Se dati e clock sono segnali separati i diversi ritardi causano skew

lo skew sposta i riferimenti temporalipuò causare violazioni dei tempi di setup e holdè il limite reale alla velocità di scambio delle informazioni

Soluzioniridurre la differenza dei ritardiportare dati e “clock” sullo stesso segnale

embedded clock, CDRcodici autosincronizzanti

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Recupero dati/clock

Schema di principio per recupero del clock

L’oscillatore di clock viene sincronizzato dalle transizioni dei dati

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Recupero dati/clock

L’oscillatore può essere realizzato con un PLL

Occorre garantire un numero sufficiente di transizioni

bit stuffing o codifica (esempio 8B10B)modulazione

esempio con PSK 180°

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Modulazione PSK

Modulazione sincrona con la portanteSalto di fase 180°

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Demodulatori coerenti per PSK

Per una demodulazione coerente occorre agganciare con PLL un segnale modulato in fase

Se la fase varia continuamente, come agganciare in fase?

Rimuovere la modulazionecon rotazione 2π/N elevare a N

aggancio su frequenza x N

Sfruttare caratteristiche della modulazionetransizioni sempre presenti in posizione fissaesempio per PSK - 180°

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Elettronica per telecomunicazioni

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Indice della lezione B4

Sintesi di frequenza e di forme d’ondasintetizzatori a interi e frazionariprincipio e caratteristiche dei DDS

Sincronizzazione dati e clockmoltiplicazione del clocksincronizzazione del clock con DLLseparazione dati/clock, CDR

Esempio di PLL integratoCD/HC 4046

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Caratteristiche particolari

PLL per segnali digitali e analogicirealizzato con tecnologie digitaliingresso per segnali Analogici oppure Digitali

Scelta del DF più adatto a segnali/applicazione

XOR, FF, PFD + pompa di carica (guadagno ∞)

Filtro esternoscelta R-C, R-R-C, ...

Permette di realizzare sintetizzatorischema a blocchi

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Demodulatori di fase

XORsegnali con DC 50%aggancio con θe = π/2

Circuito sequenziale asincrono PFDduty cycle qualsiasipompa di carica, guadagno di anello infinitoaggancio con θe = 0

Flip Flopduty cycle qualsiasiaggancio con θe = π/2

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R1

R2

VCO del 4046

Componenti esterni: R1, R2, C

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Caratteristica f(Vc)

Controllo di pendenza con R1Controllo della frequenza iniziale con R2

schema elettrico

Vc

f

R2R1

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Sommario lezione B4

Sintesi di frequenza e di forme d’onda sintetizzatori a interi e frazionariprincipio e caratteristiche dei DDS

Sincronizzazione dati e clockmoltiplicazione e sincronizzazione del clock separazione dati/clock, CDR

Esempio di PLL integratoCD/HC 4046

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Verifica lezione B4

Quali sono i vantaggi dei sintetizzatori frazionari?

Nel cambio di canale, è più veloce un sintetizzatore o un DDS?

Come si può introdurre una modulazione di fase in un DDS?

Tracciare l’andamento nel tempo di un segnale autosincronizzante.

Quali funzioni può svolgere un PLL nei circuiti digitali?

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Prossima unità (C)

Sistemi e circuiti di conversione A/D e D/A

Campionamento e quantizzazionerumore di aliasing , SNRq, ENOB

Convertitori A/D

Convertitori D/A

Convertitori per usi speciali

Laboratorio: misure su convertitore D/A

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Prerequisiti per l’unità C

Da unità Aamplificatori operazionali reazionatifiltri

Da altri corsi di elettronicadifferenza tra grandezze analogiche e numerichecircuiti logici elementaricircuiti logici sequenziali (contatori, registri)

Analisi di segnali in tempo e frequenzacampionamento