FLIP-FLOP SR EDGE-TRIGGERED

Gli ingressi influenzano lo stato

FF solo nell’istante in cui CK

commuta da un livello all’altro.

Non appena il clock commuta da 0 a 1, il nodo b si porta immediatamente ad

1 e abilita AND3 e AND4

Tuttavia a causa del tempo di

ritardo to >0 di NOT, il nodo a non

cambia immediatamente stato

(qualche centinaio di

nanosecondi). Per questo tempo a

e b sono a livello logico 1 e tutti e quattro gli AND sono abilitati permettendo

ad S e R di arrivare. Esempio:

Nel tempo t0

Nel tempo t1 X è abilitato=1 e Y=0

Quando il tempo t supera il ritardo t0

Ed è t2Non passa più il segnale in X.

Se CK da 1 torna a 0, la situazione non

cambia.