Studio e sviluppo di Studio e sviluppo di un’elettronica di controllo un’elettronica di controllo

ed acquisizione per un ed acquisizione per un sistema TDC misto sistema TDC misto analogico-digitaleanalogico-digitale

Università degli studi di TriesteUniversità degli studi di Trieste

Facoltà di IngegneriaFacoltà di Ingegneria

Tesi di Laurea in Tesi di Laurea in Elettronica Elettronica Applicata IIApplicata II

A.A. 2007 - 2008A.A. 2007 - 2008

Laureando :Laureando : Luca ZANELLA Luca ZANELLA Relatore: Relatore: Prof. Sergio CARRATOProf. Sergio CARRATO

Correlatori:Correlatori:Dott. Giuseppe CAUTERODott. Giuseppe CAUTERORudi SERGORudi SERGO

Indice presentazioneIndice presentazione

Elettra e Laboratorio Strumentazione e Detectors

Misure di interesse e detector utilizzabili Generica catena di rivelazione ed

acquisizione Stato attuale catena di rivelazione e sue

modifiche Obiettivi della tesi Risultati ottenuti e conclusioni

Elettra e Sincrotrone Elettra e Sincrotrone TriesteTrieste

Elettra: complesso dotato di una sorgente Elettra: complesso dotato di una sorgente di luce di terza generazione per di luce di terza generazione per esperimenti scientifici rivolti esperimenti scientifici rivolti principalmente allo studio della materiaprincipalmente allo studio della materia

FEL: Free Electron Laser. Sorgente di FEL: Free Electron Laser. Sorgente di quarta generazionequarta generazione

Laboratorio Strumentazione e Detectors: Laboratorio Strumentazione e Detectors: si occupa di progettazione e sviluppo di si occupa di progettazione e sviluppo di strumentazione elettronica per beamlinesstrumentazione elettronica per beamlines

Misure di interesseMisure di interesse Esperimenti con luce di Sincrotrone: determinare

Posizione Intensità di un flusso di particelle risultanti da interazione radiazione-materia

RIVELATORE o DETECTOR

Misure Time Resolved Time Of Flight (TOF) Pump & Probe

Associare un tempo all’ evento

Richiesta anche risoluzionetemporale oltre che spaziale

Richieste Flusso Risoluzione

Difficilmente ottenibili con un solo strumento

Tipi di detectorTipi di detector CCD Multianodo Cross Delay line

Teoria linee di trasmissione: codifica temporale dello spazio

Posizione determinata da intervallo tra Start e Stop → richiesta dei TDC

Elettronica di acquisizione dedicata, solo 2 canali per dimensione

Monodimensionale Struttura bidimensionale

Bidimensionale

Cross delay line detectorCross delay line detector

Esempio di segnali in uscita dalle 4 estremità di un detector bidimensionale

TDC e metodi di misura per TDC e metodi di misura per intervalli temporaliintervalli temporali

Acronimo di Time to Digital Converter: sistema in grado di misurare intervalli temporali nel range dei nanosecondi con elevata risoluzione (dei picosecondi)

Due approcci fondamentali Analogico: doppia conversione tempo/ampiezza

seguita da conversione A/D Digitale: misura ritardo di propagazione su porte

logichePrestazioni molto diverse

Sistema di rivelazione Sistema di rivelazione basato su cross delay linebasato su cross delay line

Schema generale del sistema di Schema generale del sistema di rivelazione per detector a cross rivelazione per detector a cross delay linedelay line

Detector aCross delay

line

Preamplificatore

CFD TDCGestione

Acquisizione e Comunicazione

Situazione attualeSituazione attuale Due sistemi basati su TDC in uso distinti

Alta risoluzione Alto conteggio

Detector Ampli Sistema Alta RisoluzioneScheda

AcquisizionePCI

CFD TDCSchedaFPGA

Sistema alta risoluzioneSistema alta risoluzione

Sistema alta risoluzione: Analogico Risoluzione temporale ~14ps Alto dead time (1.43 μs) o basso count rate (max 700

kcount/s) Sviluppato da un ente esterno su specifiche del

laboratorio Sistema “integrato” completo di CFD, TDC e

comunicazione con PC

Sistema alto conteggioSistema alto conteggio Sistema alto conteggio:

Basato su TDC-GPX digitali della ACAM Risoluzione 27 ps RMS elevati Frequenza di conteggi alta (2MHz)

CFD, TDC e acquisizione separati Completamente sviluppato all’interno del laboratorio

CFD

FPGA

TDC

Motivazioni nuovo Motivazioni nuovo sistemasistema

Nuove richieste da parte dei fisici: Limiti tecnici per nuove applicazioni Avere un unico sistema sia per alta risoluzione che

per alto conteggio Possibilità di configurazione da remoto e di

comunicazione col PC potenziata Potenza di calcolo maggiore per esperimenti futuri Possibilità di sfruttare la modalità multi-hit

Volontà di disporre del know-how del sistema analogico

Nuovo sistema di rivelazione

Soluzione propostaSoluzione proposta Sistema misto analogico-digitale: FPGA Motherboard +

schede plugin (analogico e digitale) monodimensionali

CFDScheda FPGA Motherboard

TAC

TDC

Ampli(60dB)

Detector

Scheda PCI su PC

Ethernet

1. Riprogettare l’amplificatore di impulsi2. Progettare un sistema analogico totalmente nuovo3. Riprogettare (reingegnerizzare) il sistema digitale TDC4. Progettare la scheda di interfaccia ed acquisizione

Nuovo Amplificatori di Nuovo Amplificatori di impulsiimpulsi

Esigenza del loro sviluppo dettata da Detector bidimensionali Area sensibile del detector maggiore

Specifiche Guadagno in tensione 60 dB Banda a -3 dB di ~150 MHz Non Invertente Adattamento a 50 Ohm Ingombri meccanici compatibili con amplificatore

vecchio per poter mettere gli amplificatori in pila

Segnali traccia inferiore più attenuati

Amplificazione Maggiore

Pulse Amplifier: schema Pulse Amplifier: schema elettricoelettrico

Alimentazione

SMA e protezione

Filtro

Stadi Amplificatori

Polarizzazione

Trasformatore

Pulse amplifierPulse amplifier

Risposta in frequenza e

dettaglioPulse

Amplifier

Sistema analogico (TAC)Sistema analogico (TAC)

Specifiche: risoluzione temporale richiesta di 14ps (calcolati

a partire dalla risoluzione spaziale voluta) → 13 bit richiesti

Frequenza di conteggio 4 MHz (o dead time di 250 ns)

Capacità di gestione di malfunzionamenti (perdita impulsi)

Riconfigurabilità e possibilità di conversione per altre applicazioni

Compatibilità con la scheda di valutazione dell’ADC della Linear Technology

Scheda TAC pluginScheda TAC plugin Tre macroblocchi:

Parte analogica (conversione tempo→ampiezza o livello tensione)

Sorgente di corrente costante Integratore (con buffer)

Parte mixed (conversione A/D) ADC (con driver e buffer)

Parte digitale Logica di controllo: crea segnali di comando per

l’integratore Principio di funzionamento:

Si integra la corrente per il tempo da convertire, il quale risulta espresso dalla tensione raggiunta e convertita in digitale

TACTACSCHEMA A BLOCCHI COMPLETO

Parte analogicaParte analogica

Sorgente dicorrente

Buffer

IntegratorePrototipo integratorepiù buffer

Switch di integrazione o sample

Switch di reset (negato)

Prototipo sorgente di corrente

Principio di Principio di funzionamentofunzionamento

Diagramma di temporizzazione dei segnali di comando del TAC e uscita integratore

Start

Stop

Integrazione

Reset

Ta

UscitaIntegratore

TcT

T= tempo da convertire,intervallo tra Start e Stop(switch sample)Ta=tempo di acquisizione

dei campioni (hold)

Tc=tempo di scarica delcondensatore

Td=T+Ta+TcDead Time

Tac: Esempio IntegratoreTac: Esempio Integratore

Reset (negato)

Segnale di integrazione

(sample)

Tensione inuscita

integratore

Parte Mixed (conversione Parte Mixed (conversione A/D)A/D)

Convertitore A/D: LTC2208 Linear Technology

16 bit 130 Msps LVDS 13 ENOB

Driver ADC Buffer/Ripetitori di uscita LVDS Compatibilità con piedinatura scheda di

valutazione della Linear Technology

Parte digitaleParte digitale

Generazione dei segnali di comando per gli interruttori dell’integratore a partire dagli impulsi di Start e Stop dai CFD

CPLD (Complex Programmable Logic Device) Basso costo e buone prestazioni Semplicità circuitale Permette riconfigurabilità e riutilizzo del circuito in

altre applicazioni (misuratore di carica) Permette di implementare una logica di controllo dei

malfunzionamenti e gestione dell’ADCAltera MAX3000A

Parte digitaleParte digitale

Programmazione Test effettuati sulla logica di controllo

in Verilog utilizzando Quartus II di Altera Modelsim Prototipo scheda

Sistema digitaleSistema digitale Schede TDC–plugin riprogettate e

reingegnerizzate Un solo TDC ACAM TDC-GPX per scheda

(monodimensionale) Implementazione della modalità multi-hit

Top Layer Bottom Layer

Chip TDC-GPXdella ACAM Connessione

a scheda FPGA

Scheda di interfaccia FPGA Scheda di interfaccia FPGA MotherboardMotherboard

Funzioni che deve svolgere Gestione ed acquisizione dati da schede TAC Controllo ed acquisizione dati da schede TDC,

configurazione ACAM Comunicazione con PC tramite PCI Comunicazione modulare tramite Piggy (Ethernet) Ingressi di sincronismo (SMA) per esperimenti Time

Resolved

Scheda di interfaccia FPGA Scheda di interfaccia FPGA MotherboardMotherboard

Altre richieste Compatibilità verso il basso (anche

software) Compatibilità con scheda valutazione

dell’ADC della Linear Technology (anche per debugging)

Dimensioni fisiche (rack standard 19” 2 unità)

Rispettare i vincoli tecnologici impostici dalla ditta realizzatrice

Scelta FPGAScelta FPGA Specifiche

Tecniche Numero alto di IO (270) → FPGA BGA Potenza di calcolo, quantità di logica e memoria

maggiore del sistema attuale Supporto per standard di comunicazione LVDS,

LVTTL Consumi bassi

Altre considerazioni Conoscenza dell’hardware e del software di

sviluppo Disponibilità

FPGA Altera Cyclone II EP2C35F484C7NBGA a 484 pin

Scheda di interfaccia FPGA Scheda di interfaccia FPGA MotherboardMotherboard

Specifiche tecniche adottate e vincoli ditta realizzatrice e di costi 8 layer Spessore Cu 17 μm (= 0.7 mils ) Traccia minima 127 μm (=5 mils) Via con foro minimo di 220 μm (=8 mils) ed annular

ring di 177 μm (=7 mils) Via di tipo passante e ciechi Componenti di dimensioni minime 0402 (1mm x 0.5

mm) per evitare problemi di montaggio

Criticità e difficoltà Criticità e difficoltà incontrareincontrare

Criticità Prima scheda con componente BGA del laboratorio Numero di layer elevato (primo 8 strati del

laboratorio) Numero di linee elevato e di pin FPGA Componenti con footprint ridotto Impossibilità di realizzare un prototipo su fresa e

quindi di test Impossibilità di accedere alle pad del BGA per test Costi

Difficoltà incontrate Escape routing da FPGA BGA Routing piste LVDS Terminazioni LVDS

Scheda FPGA Scheda FPGA MotherboardMotherboard

Banchi FPGA

Piste e terminazioni

LVDS

Escape Routing sotto

FPGA

Escape Routing e pad

FPGA

FPGA Motherboard (Top)FPGA Motherboard (Top)

Modulo Ethernet Piggy

Configurazione FPGA

LED

Piste LVDS

Connettore SCSI III per comunicazione con scheda PCI

Scheda espansione(Contatore,RAM)

FPGA

SMA persincronismi

Connettori per schede TDC X e Y

TestpointConnettori schede TAC X e Y

Connettore alimentazion

e

FPGA Motherboard FPGA Motherboard (Bottom)(Bottom)

Alimentazioni

Condensatori di bypassper FPGA

Clock FPGA

EEPROM perFPGA

Piste LVDS

Risultati – test effettuatiRisultati – test effettuati Test elettrici sulla scheda richiesti su specifiche

nostre alla ditta (verifica ad aghi e impedenza) Primi test svolti

Programmazione FPGA tramite JTAG e Active Serial Funzionamento delle varie connessioni (connettori e

piste LVDS, linee SMA, clock interno, ecc) Comunicazione col PC tramite Ethernet

(trasmissione/ricezione) Test con scheda di valutazione della Linear

Technology Test completo di acquisizione da ADC, memorizzazione

in RAM della FPGA, trasmissione dati verso PC

Risultati – test effettuatiRisultati – test effettuati

Banco di prova con scheda di valutazione

della Linear Technology

Esempio di acquisizione forma d’onda con

Software LabVIEW USB Blaster

per programmazione

Capacità della scheda di acquisire dati a 120

MHz

Costi di sviluppoCosti di sviluppo Costi approssimativi

Prototipazione e produzione stampato (5 pezzi) Costi fissi: 840 € Costo scheda: 418 €

Componenti 200 € per scheda

Montaggio componenti Costi fissi (programmazione macchine ecc): 700€ Costi scheda: 180€

Totale: circa 5500€ Grande attenzione alla progettazione ed al layout

visti i costi elevati Costi giustificati da utilizzo attuale e futuro della

scheda e per esperienza acquisita nel layout di BGA e 8 strati

Utilizzi attuali e futuriUtilizzi attuali e futuri Utilizzi attuali

Nuova scheda gestione ed acquisizione per sistemi TDC

Alternativa a scheda DC890B di Linear Technology come interfaccia per evaluation board dell’ADC della Linear Technology

LLRF (Low Level RF): scheda di test parte Verilog più base di partenza per scheda finale

Sviluppi futuri Programmazione della FPGA da remoto (Ethernet) Sistema multicanale

ConclusioniConclusioni L’amplificatore realizzato risponde alle L’amplificatore realizzato risponde alle

caratteristiche richieste e rispetta le specifiche caratteristiche richieste e rispetta le specifiche imposte. È attualmente presente nel catalogo imposte. È attualmente presente nel catalogo prodotti di Elettra per la sua prodotti di Elettra per la sua commercializzazione commercializzazione

La scheda TAC non è ancora disponibile nella La scheda TAC non è ancora disponibile nella sua versione finale. I test finora effettuati sua versione finale. I test finora effettuati indicano che il sistema rispetta le specifiche indicano che il sistema rispetta le specifiche imposte, potrà funzionare anche come imposte, potrà funzionare anche come amperometroamperometro

La scheda FPGA Motherboard realizzata è stata La scheda FPGA Motherboard realizzata è stata testata in tutte le sue parti con successo. Sono testata in tutte le sue parti con successo. Sono attualmente in corso ulteriori test. Viste le attualmente in corso ulteriori test. Viste le prestazioni e la versatilità è utilizzabile come prestazioni e la versatilità è utilizzabile come scheda general purposescheda general purpose