Schema di principio del SCA di una MMU Memory Management Unit
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Schema di principio del SCA di una MMU Memory Management Unit Processore tipo PD32 e memoria organizzata con un banco a 32 bit (4 byte) Si ipotizza che ci sia sempre allineamento dei byte e che si
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Schema di principio del SCA di una MMU Memory Management Unit. Processore tipo PD32 e memoria organizzata con un banco a 32 bit (4 byte) Si ipotizza che ci sia sempre allineamento dei byte e che si accedano sempre a 4 byte. Esempio di cache con blocchi da 16 parole (ogni parola da 4 byte). - PowerPoint PPT Presentation
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Schema di principio del SCA di una MMU
Memory Management Unit
Processore tipo PD32 e memoria organizzata con un banco a 32 bit (4 byte)
Si ipotizza che ci sia sempre allineamento dei
byte e che si accedano sempre a 4 byte
AAC - Valeria Cardellini, A.A. 2007/08 2
Esempio di cache con blocchi da 16 parole Esempio di cache con blocchi da 16 parole (ogni parola da 4 byte)(ogni parola da 4 byte)
• E’ la cache del processore Intrisity FastMATHdel processore Intrisity FastMATH, un processore embedded basato sull’architettura MIPS
• Cache istruzioni e cache dati separate, da 16 KB ciascuna e con blocchi di 16
parole (parole da 32 bit, cioè da 4 byte) n = 32
s = log2(16KB/64B) = 8
r = log2(64) = 6,
di cui
4 identificano la parola all’interno del blocco,
2 il byte all’interno della singola parola
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Possibile organizzazione della memoria di una cache ad accesso diretto
a6…a13
a6…a13
d511…d479tag17…tag0
MRMW
CS
MRMW
CS
a6…a13
d63…d32
a6…a13
d31…d0
MRMW
CS
MRMW
CS
CS=1
a6…a13
. . .
flag
index
MR
MW
CS
Parola 0Parola 1Parola 15
a13…a6 a13…a6
d511…d479tag17…tag0
MRMW
CS
MRMW
CS
a13…a6
d63…d32
MRMW
CS
MRMW
CS
CS=1
a13…a6
. . .
flag
MR
MW
CS
Parola 0Parola 1Parola 15
MDR
SCHEMA SEMPLIFICATO LETTURA DEL PROCESSORELe connessioni disegnate servono solo per permettere il trasferimento dati dalla cache verso il processore, nel caso di miss il segnale di controllo MR generato dal PROCESSORE va in alta impedenza e il suo controllo passa allo SCO dell’MMU che lo forza a zero, lo rimette ad 1 a fine faseacquisione del blocco dalla memoria
hit/miss
MAR
comparatore
a31…a14
MUXa5…a2
OK
sok rok
d31…d0
Memoria organizzazione in moduli (a byte)(come nel PD32)
Address BUS (30 bit)
Data BUS (32 bit)
a2…a31
a2…a31
d23…d16d31…d24
a2…a31
d15…d8
a2…a31
d7…d0
Mb3
Mb2
Mb1
Mb0
MRMW
CS
MRMW
CS
MRMW
CS
MRMW
CS
a6…a13 a6…a13
d511…d479tag17…tag0
MRMW
CS
MRMW
CS
a6…a13
d63…d32d31…d0
MRMW
CS
MRMW
CS
a6…a13
. . .
flag
MR
MW
CS Parola 0Parola 1Parola 15
MARCARregistrocontatoreLoad
Incr.
Verso banco memoria AB
30 bit
da banco memoria DB
32 bit
Bus da 32 bita31…a141
ContatoreModulo 16
inc TC
SCHEMA SEMPLIFICATO SCRITTURA DATI DALLA MEMORIALe connessioni disegnate servono solo per permettere il trasferimento dati dalla MEMORIA verso la cache, questa parte si attiva in caso di miss, lo SCO dell’MMU oltre a generare MW per i propri Moduli di memoria generare i MR verso il banco di memoria esterno.
a5a4a3a2
0 0 0 0
a31
a30
a6
OK
sok rok
registro
Verso banco memoria AB
26 bit (più significativi)
AB
4 bit (meno significativi)
a31
a30
a6
load
inc
ContatoreModulo 16
TC
Ottimizzazione CAR con contatore modulo 16
