GLI INTERRUPTGLI INTERRUPT

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Inquadrare il problema

SISTEMA DELLE INTERRUZIONI:

• INFRASTRUTTURA PER LA GESTIONE DI EVENTI PARTICOLARI

• L’ORGANIZZAZIONE DIPENDE DAL PROCESSORE

• ESISTONO CIRCUITI HW DEDICATI CHE COLLABORANO CON IL PROCESSORE PER LA GESTIONE DEGLI INTERRUPT

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Connessione tra componenti Connessione tra componenti

CPU

RAMDischiMonitor

StampanteTastiera Mouse

BUS

= Interfacce o Controller

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PERCHE’ SI INTRODUCONO GLI INTERRUPT

INTERFACCIAMENTO CON IL MONDO ESTERNO

CREAZIONE SCHEMA UNIVERSALE ALLE RISORSE SW

INTERRUPT

CICLO DEL PROCESSORE

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CAUSE DELL’INTERRUPT

• RICHIESTA DI UN DATO DA PARTE DI UN PROGRAMMA

• DISPONIBILITA’ DELLA PERIFERICA• Immediata• Leggermente ritardata• Differita a tempo indeterminato

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Metodi

• POLLING (gestione dei dati sotto il controllo del programma

• INTERRUPT (gestione dei dati sotto il controllo della periferica

• DIRECT MEMORY ACCESS (gestione dei dati sotto il controllo del dispositivo dedicato)

In seguito alla richiesta di interruzione:

1.Viene salvato il contesto del programma interrotto

2.Viene mandata in esecuzione una sequenza di identificazione dell’interruzione che interroga ad uno ad uno i dispositivi fino a trovare quello che ha fatto la richiesta

3.Viene mandata in esecuzione la routine individuata al passo 2.

Nel caso in cui più richieste di interruzione sono presenti, viene servita quella che per prima viene incontrata nella

sequenza.

IL POLLING

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Gestione di più dispositiviGestione di più dispositivi

CPU

INTR

INTR1 INTR2 INTR3

La CPU fa il “POLLING” dei dispositivi per verificarequale IRQ è abilitato.

Come fa la CPU a capire da quale dispositivo riceve l’Interrupt?

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Accesso diretto alla memoria (DMA)

E’ il metodo preferito quando si devono trasferire grosse moli di dati.

Una apposita circuiteria (DMA controller) provvede ad eseguire il trasferimento di dati da una periferica alla memoria (o viceversa)

La circuiteria deve essere in grado di fungere da bus master, ossia deve generare gli indirizzi ed i segnali di controllo secondo la tempistica opportuna

Il DMA controller deve inoltre essere in grado di negoziare con la CPU l’acquisizione del controllo del bus ed l suo rilascio

Trasferimento in DMA Il trasferimento di un blocco in DMA si

articola in varie fasi:1. La CPU carica l’indirizzo dell’area di

memoria ed il numero di parole da trasferire

2. Quando il DMA controller è pronto ad eseguire il trasferimento , invia un segnale di DMA REQ alla CPU;

3. Quando la CPU arriva al punto del rilevamento di tale segnale, rilascia il bus e attiva il segnale DMA ACK

4. Il DMA Controller esegue il trasferimento5. Dopo il trasferimento di ciascuna parola

vengono decrementati i contatori delle parole

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Trasferimento in DMA6. Quando il DMA controller termina il

trasferimento , disattiva il DMA REQ7. La CPU disattiva il DMA ACK8. La CPU riprende l controllo del bus

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SOLUZIONE ADOTTATA

InterruptInterrupt

Meccanismo che avvisa il processore della disponibilità delDispositivo di I/O ad eseguire una operazione.

Quando il dispositivo è pronto invia alla CPU un segnale di Interrupt

La CPU interrompe l’operazione corrente ed esegue una routinedi servizio dell’interrupt

La CPU informa il dispositivo che la richiesta di interrupt è stataAccolta con un segnale di riscontro (Interrupt Acknowledge)

La routine di gestione dell’interrupt salva lo stato della CPU (latenza)

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Le cause dell’Interruzione Interruzione periodica (time slice) Interruzione di I/O (periferica) Interruzione per errori del

programma in esecuzione (overflow,…)

Interruzione per guasti Interruzione per riportare il sistema

in uno stato noto (reset) Interruzioni programmate (sw

interrupt)

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intervallo

INTERRUPT SERVICE ROUTINE E CONTESTO

Procedura di interrupt (ISR = Interrupt Service routine) è il segmento di programma corrispondente alla richiesta di interrupt.

1.Inoltro richiesta di interrupt2.CPU salva il contesto del programma

(tutti i valori che determinano lo stato del programma)

3.Esecuzione dell’interrupt4.Ripristino del contesto del programma

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INTERRUPT SERVICE ROUTINE E CONTESTO

Operazioni di salvataggioDel contesto

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All’interno della routine di interruzione

Meccanismo interno alla CPU

CONTESTO

Contesto minimo: insieme di valori generici sicuramente modificati dall’esecuzione dell’ISR (flag,…); salvataggio da CPU

Contesto specifico: insieme dei valori specifici modificati dalla particolare ISR; salvataggio interno all’ISR (da programma)

Contesto invariante: insieme dei valori non modificati dall’ISR; salvataggio opzionale

Il salvataggio avviene tramite utilizzo STACK

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Interrupt architettura Intel X86

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Gli interrupt nell’architettura INTEL

Interrupt (interruzioni) interrupt hardware mascherabili (periferiche

esterne)

interrupt hardware non mascherabile interrupt software (chiamate al S.O. - INT nn: messaggi

generati a seconda di nn)

Exception (eccezioni) faults (anomalie rilevate prima dell’esecuzione di

un’istruzione)

traps (anomalie rilevate dopo l’esecuzione di un’istruzione)

aborts (anomalie non riconducibili ad una specifica istruzione)

Interrupt hardware mascherabili

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INT03

tipo ?

00 1123:4567

01 130A:FF02

02 A001:345C

03 32B0:AA00

FF 3345:0100

04 2A07:010032B0 in CSAA00 in IP

memoria da 0000:0000

67 45 23 11 02 FF 0A 135C 34 01 A0 00 AA B0 3200 01 07 2A F3 FF 03 AA

Tabella dei vettoridelle interruzioni

I computer sono dotati di una linea di interruzione NMI non mascherabile che viene sempre rilevata se asserita

Segnali fisici di interruzione Massima priorità MAI INTERROMPIBILI O ACCANTONABILI Situazioni di emergenza Soddisfatti al termine dell’istruzione in

corso

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Interrupt hardware non mascherabili

Eccezioni Faults (guasti)= la CPU si autointerrompe in

presenza di un’istruzione che sicuramente causerà un’anomalia (out of memory)

Traps (trappole) = si verificano delle condizioni particolari (interrupt sw) dopo aver eseguito una certa istruzione

Aborts (terminazione anormale) = in presenza di anomalie, la CPU non riesce a risalire alla istruzione che ha determinato l’anomalia (hw che non risponde)

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Il clockIl clock

Componenti diversi del computer sono sincronizzati in base a clock diversidiversi.

Sulla scheda madre esiste un circuito che genera il clock clock principaleprincipale; un “tick” di questo clock rappresenta la più piccola unità di tempo durante la quale può venire eseguita un’elaborazione di qualche tipo.

Il “clock” principale è usato come base da altri circuiti che ne generano multiplimultipli o sottomultiplisottomultipli, per regolare le operazioni di dispositivi più veloci o più lenti.

Il clockIl clock

In altre parole... Il clock detto anche orologio del sistemaorologio del sistema fornisce al computer un battito regolare e sincrono

Qualsiasi funzione eseguita dal microprocessore impiega un certo numero di battiti dell’orologio del sistema: in un elaboratore a 2167 MHz il segnale dell’orologio oscilla 2 miliardi e 167 milioni di volte al secondo

Funzionamento sincrono\Funzionamento sincrono\asincronoasincrono

Tuttavia, non tutti i circuiti del PC lavorano al ritmo dell’orologio di sistema…

Se lo fanno sono sincronisincroni, in caso contrario asincroniasincroni EsempioEsempio: quando viene usata la tastiera, non si possono sincronizzare le battute (che dipendono dall’operatore umano) la tastiera è una periferica asincrona

Gli eventi asincroniasincroni sono gestiti dal dispositivo di dispositivo di controllo dell’interruptcontrollo dell’interrupt

In una comunicazione asincrona, i dispositivi che comunicano (es., la tastiera e il microprocessore) non funzionano allo stesso ritmo ed è necessario un dispositivo addizionale che controlli se l’evento asincrono si è verificato

Gestione di più dispositiviGestione di più dispositivi

Come può gestire la CPU due richieste di interrupt contemporanee?

CPU

Dispositivo 1 Dispositivo 2 Dispositivo 3

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Gestione di più dispositiviGestione di più dispositivi

Come può gestire la CPU due richieste di interrupt contemporanee?

CPU

Dispositivo 1 Dispositivo 2 Dispositivo 3

Circuito Arbitraggio Priorità

Dispositivo 4 Dispositivo 5 Dispositivo 6

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Controllore programmabile degli Controllore programmabile degli interruptinterrupt

il PICPIC, Programmable Interrupt Controller Programmable Interrupt Controller, ordina gli interrupt per il trattamento da parte della CPU, la quale risponde eseguendo l’apposita routine di gestione dell’interruptgestione dell’interruptIl dispositivo di controllo dell’interrupt individua il verificarsi di un evento…

…per esempio che è stato premuto un tasto, e segnala al microprocessore che la tastiera richiede attenzione; il microprocessore avverte il segnale di interruptinterrupt e interrompe quello che sta facendo per servire il dispositivoCompletato il servizio (es., trasferimento della lettera digitata), il microprocessore riprende il ritmo usuale

Interrupt hw mascherabili

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