Introduzione ai processi micro e nano elettronici

Corso di Tecnologie Elettroniche

Prof. Vincenzo Stornelli

Il nome è una abbreviazione di transfer resistor. La caratteristica di questo dispositivo è di potere o interrompere segnali elettrici. I transistor

sono fatti di materiale semiconduttore con almeno tre terminali per connetterlo al circuito esterno. Un terminale (base o gate) mediante una

piccola corrente o una piccola tensione permette di controllare il flusso di corrente molto maggiore tra gli altri due terminali. I Transistor sono i principali dispositivi che attualmente permettono un controllo di questo tipo ed hanno soppiantato i dispositivi usati precedentemente: le valvole.

Il circuito integrato fu inventato indipendentemente nel 1958 da J. Kilby e R. Noyce. Il chip di Kilby era basato sul Germanio, quello di Noyce sul Silicio.

Entrambi brevettarono il circuito integrato, ma il brevetto di Kilby arrivò 6 mesi prima. Nel 2000 Jack Kilby fu insignito del premio Nobel.

L'idea di fabbricare una struttura integrata in cui avere più componenti circuitali era stata già brevettata nel 1949 da un ingegnere tedesco W.

Jacobi che aveva messo insieme 5 transistor, ma non sono state riportate applicazioni commerciali di tale idea iniziale.

Gli obiettivi della micro (e nano) fabbricazione sono quelli di miniaturizzare le dimensioni di circuiti e dispositivi elettronici, compattare le varie funzioni e

realizzare in modo semplice e poco costoso molte repliche identiche. Gli ingredienti a disposizione sono: per i materiali, si usano film sottili (spessore 10nm ÷ 1 μm)

invece di materiali in forma di lastre, fili, etc. per sagomare i film nel modo voluto, si riporta il disegno sul film con una tecnica litografica, in modo che alcune parti

siano protette e altre no fatto questo, si può trattare selettivamente la sola parte scoperta, ad esempio usando un bagno in acido per rimuovere il materiale, oppure impiantandovi ioni di un materiale opportuno per ottenere la funzionalità voluta, si

utilizzano vari strati, diversamente sagomati, sovrapposti l'uno all'altro secondo un preciso schema.

Un substrato in elettronica è una sostanza solida in genere di forma planare, su cui uno o più strati di un materiale diverso sono fatti aderire. Il substrato è

il silicio. I substrati normalmente vengono tagliati in fette sottili e chiamati con il nome inglese di wafer. Il processo di crescita dei cristalli di silicio è una

voce descritta nel seguito.

Oggi l'industria usa wafer di silicio con diametro fino a 12 pollici (300 mm) e spessore di 0.3-0.7 mm. Il bordo dei wafer può avere delle particolari

intacche o delle sezioni diritte ("flat") che, secondo una precisa convenzione, permettono una facile identificazione dei piani reticolari e del drogaggio del wafer. La conoscenza dei piani reticolari può essere utile per vari scopi. Uno di essi è il taglio del wafer in chip una volta completata la

microfabbricazione: si incide il wafer che si spezza più facilmente in certe direzioni che in altre ("cleavage").

Si usano anche:wafer epitassiali, in cui lo strato di superficie è un singolo cristallo

wafer SOI (silicon on insulator), composti da silicio, strato di isolante, strato sottile di singolo cristallo di silicio

wafer di altri semiconduttori, quali germanio e composti di materiali III-V (InGaAs, InAs, etc.)

Significato convenzionale dei flat (area rimossa dal wafer, qui segnata in rosso). A seconda del numero e della posizione dei flat si identifica il tipo di drogaggio

del Si (n o p) e l'orientazione cristallografica.

Il silicio puro o intrinseco, come detto, presenta le caratteristiche di un semiconduttore, ma la sua conducibilità può variare anche di molti ordini di grandezza, se esso viene drogato attraverso l’introduzione di impurità nel suo reticolo

cristallino.

E’ stato così possibile, nel corso degli anni, realizzare diversi dispositivi basati sul silicio come semiconduttore, mentre le

tecniche di processing del silicio si sono evolute verso soluzioni sempre più sofisticate in modo da realizzare giunzioni e

dispositivi con caratteristiche sempre migliori.

REALIZZAZIONE DEL WAFER MONOCRISTALLINO DI SILICIO (metodo CZ)

Un nucleo di cristallizzazione è accresciuto in un cristallo di silicio

mentre è tirato verso l’alto, alla velocità di circa 5 cm/h, da una

colata di silicio purissimo.

Le impurità vengono aggiunte alla fusione, in quantità controllata, in modo da ottenere un cristallo con

determinate proprietà. L’orientamento è determinato dal cristallo originario che viene inizialmente inserito per la

fusione. Quest’ultima è depositata in un crogiolo di quarzo, ricoperto da un radiatore di grafite.

La grafite è riscaldata attraverso induzione RF e la temperatura è mantenuta a circa 1425°C, ossia qualche

grado in più rispetto al punto di fusione del silicio. Il silicio viene introdotto verticalmente e fatto ruotare lentamente,

quindi viene raffreddato fino ad assumere la forma monocristallina; in ultimo viene tagliato con lame di

diamante.

Fetta o wafer di silicio:

diametro = 50-250 mm, spessore = 0.25-1 mm.

Quindi ciascuna fetta viene lappata con polvere di allumina (Al2O3), trattata con attacco chimico per

rimuovere i danni meccanici e infine di nuovo lappata con particelle sferiche di SiO2 in NaOH.

PROCESSI TECNOLOGICI SU SILICIO

L’ossidazione termica consente la realizzazione di ossido di silicio (SiO2) tramite reazione di un gas ossidante a contatto

con una superficie calda di silicio.

Tale processo avviene riscaldando le fette di silicio in un ambiente di atmosfera ossidata dove è presente ossigeno o

vapore d’acqua e può avvenire in due modalità:

Ossidazione umida (wet): rapida, in atmosfera con acqua, a circa 1000°C, secondo la reazione: Si+2H2OSiO2+ 2H2.

Ossidazione secca (dry) : più lenta, in atmosfera con ossigeno, a circa 1200°C, secondo la reazione:Si+O2SiO2.

PROCESSI TECNOLOGICI SU SILICIO

L’ossidazione secca fornisce ossidi di migliore qualità per densità, tensione di rottura e proprietà elettriche dell’interfaccia silicio-ossido e quindi è usato per la

fabbricazione dei gate nei MOSFET.

L’ossidazione umida invece è più usata nell’ambito della protezione di strati.

Lo strato finale di ossido di silicio cresce verticalmente in entrambe le direzioni in modo abbastanza simile. Nel CMOStale ossido rappresenta l’ossido di campo (field oxide), che

cresce in prossimità di source e drain separandoli dai CMOSvicini. Si noti che durante il processo di formazione

dell’ossido lo spessore del silicio si riduce di circa 0.4 volte quello dell’ossido che si è formato.

PROCESSI TECNOLOGICI SU SILICIO

Vediamo ora i processi tecnologici che permettono di realizzare semiconduttori drogati.

L’epitassia consiste nella crescita di uno strato sottile monocristallino (detto appunto strato epitassiale) sullo

stesso silicio monocristallino, sottoposto ad alte temperature ed a sorgenti di materiale drogante.

L’impiantazione ionica consente l’inserimento, sotto vuoto e a bassa temperatura, di atomi donatori o accettori ad alta

energia nel substrato. I danni al reticolo cristallino che tale processo può provocare sono eliminabili attraverso ricottura

(annealing) a temperature di 700-1000 °C.

PROCESSI TECNOLOGICI SU SILICIO

Invece la diffusione avviene in forno e a temperature più alte (superiori ad 800°C): in questo caso, seguendo la legge di Fick, le impurità tendono a diffondersi nelle regioni a più

bassa concentrazione.

La deposizione consiste nel far evaporare materiale drogante sulla superficie del silicio, in modo che, dopo un

ciclo termico, tali impurità possano raggiungere il substrato. Essa avviene solitamente per evaporazione chimica (CVD =

Chemical Vapour Deposition) e in una delle seguenti tre forme: 1) a pressione atmosferica (APCVD = Atmospheric

Pressure CVD); 2) a bassa pressione (LPCVD = Low Pressure CVD); 3) assistita da un plasma (PECVD = Plasma Enhanced

CVD).

PROCESSI TECNOLOGICI SU SILICIOAPCVD : vantaggio: bassa temperatura di deposizione. La

scarsa resistenza a contaminanti esterni è eliminabile attraverso ricottura (annealing), a circa 600-800 °C.

LPCVD : per la deposizione di strati sottili di polisilicio e nitruro di silicio (Si3N4), quest’ultimo utilizzato in

micromachining (microlavorazione) del silicio.

PECVD: utilizza basse temperature di deposizione (300°C), è usato per realizzare gli strati finali di passivazione.

I metalli possono essere deposti attraverso CVD o PVD(Physical Vapour Deposition): in quest’ultimo caso si

utilizzano processi di evaporazione (tipicamente sotto vuoto) e sputtering (“spruzzamento” di ioni, in presenza di un forte

campo elettrico, DC o RF).

PROCESSI TECNOLOGICI SU SILICIO

Le tecniche descritte consentono una buona costruzione di transistor e altre strutture di interesse solo se unite

all’abilità di controllare dove e quante impurità vengono introdotte.

Il numero di impurità introdotte dipende dall’energia e dal tempo di attacco per l’impiantazione ionica e anche dalla

temperatura per la diffusione. La possibilità di controllare la direzione delle impurità dipende invece dalla capacità di

fare buone maschere (che selezionano le aree di interesse) in processi di tipo litografico.

PROCESSI TECNOLOGICI SU SILICIO

L’impiantazione ionica non fa uso di maschere, al contrario degli altri processi in cui la diffusione è selettiva. I

materiali isolanti comunemente usati come maschere sono: fotoresist, polisilicio, diossido di silicio (Si O2) e nitrato di

silicio (Si N).

Il fotoresist (PR) è un materiale organico fotosensibile che può essere polimerizzato dalla luce ultravioletta (UV). Le aree polimerizzate possono essere così rimosse con un solvente organico: in questo caso si parla di PR positivo.

Invece si parla di PR negativo quando le zone PR non esposte a raggi UV vengono dissolte dal solvente.

LITOGRAFIA

Dal greco : scrittura su pietra.

Nel contesto microelettronico essa rappresenta un particolare procedimento con cui possono essere predisposti su opportuni substrati, con o senza l’ausilio di sostanze polimeriche (resist),

delle scanalature che sono alla base della generazione dei percorsi circuitali. In presenza di resist (di gran lunga la soluzione più

usata) è prevista la deposizione e la selettiva rimozione di film di ossido, metallo o altro materiale su wafer di silicio. La rimozione

avviene mediante incisione (etching) dello strato, a secco o tramite acido (etching chimico). La litografia che usa PR prende il

nome di fotolitografia.

TIPI DI LITOGRAFIA

Litografia ottica,

che consiste nell’esporre alla luce, attraverso una maschera che contiene l’informazione dei pattern circuitali, un substrato

ricoperto di PR.

Tale litografia si effettua in tre possibili modalità: a) a contatto, b) a prossimità, c) a proiezione.

Nel primo caso si hanno ottime risoluzioni (500 nm), ma è presente il serio problema di avere superfici sempre

estremamente pulite.

La seconda soluzione, in cui la maschera è messa più distante (decine di micron) dal PR, riduce la possibilità di danneggiamento

della maschera.

TIPI DI LITOGRAFIA

Tale eventualità viene completamente esclusa con la tecnica a proiezione (che però è più complicata dal punto di vista

strutturale).

In generale la litografia ottica è particolarmente valida se si pensa che essa rappresenta un processo di trasferimento

dell’informazione di tipo parallelo (come del resto quella a raggi X) e quindi consente la produzione contemporanea e la replica in

massa su più chip di percorsi anche ad elevata densità.

TIPI DI LITOGRAFIA

Litografia a fascio elettronico (EBL=Electron Beam Litography),

particolarmente sofisticata, con la quale un fascio di elettroni opportunamente focalizzato è usato per disegnare direttamente

sul PR o creare maschere ad alta definizione.

Tale tecnica ha le seguenti caratteristiche positive: elevata risoluzione, ottima allineabilità, pattern derivabili da dati digitali,

ottimo controllo di dose ed energia, assenza di maschere.

I problemi nascono da limitazioni economiche e limitazioni fisiche come: scattering degli elettroni (diffusione all’indietro o back-

scattering e creazione di elettroni secondari), necessità di operare sotto vuoto, bassa velocità di scrittura.

TIPI DI LITOGRAFIA

Litografia a fascio ionico (IBL = Ion Beam Litography),

con cui un fascio accelerato e focalizzato di ioni H+ o He++ (aventi alta energia, circa 1000 eV) viene mandato sul bersaglio (pattern).

Ha una risoluzione superiore all’EBL e interessanti sviluppi nelle riparazioni di maschere, deposizione di ioni e drogaggio locale di

semiconduttori.

E’ una tecnica molto utile per la fabbricazione di dispositivi con dettagli sub-micrometrici, anche se c’è difficoltà nel reperire

sorgenti capaci di fornire un adeguato flusso ionico.

TIPI DI LITOGRAFIA

Litografia a raggi X (XRL = X Ray Lithography),

in cui l’uso di particelle non cariche consente di evitare il vuoto e di operare su vaste aree, con bassi tempi di esposizione ed elevata

risoluzione spaziale (150 Angstrom), anche se con problemi di divergenza del fascio e alti costi della sorgente.

L’immagine è trasferita facendo uso di raggi X (lunghezze d’onda pari a 2-20 Angstrom).

Le maggiori difficoltà riguardano lo sviluppo di adeguate lenti per la riduzione delle immagini.

TIPI DI LITOGRAFIA

Nanolitografia,

una tecnica moderna in cui l’uso della microscopia a forza atomica o ad effetto tunnel consente la manipolazione di atomi, l’accrescimento di ossidi, la scrittura su opportuni PR e

l’immagazzinamento di dati ad alta densità.

Tale tecnica è usatissima in micromachining (microlavorazione del silicio), infatti si ottengono risoluzioni inferiori a 10 nm.

Tale tecnica tuttavia non può essere impiegata nei sistemi VLSI, ma può tornare molto utile a livello di ricerca su singoli prototipi o

su un basso numero di dispositivi e dunque non va vista come tecnica competitiva o alternativa a quelle tradizionali.

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

Il silicio da utilizzare nei dispositivi microelettronici può essere accresciuto non solo in forma monocristallina (metodo CZ) ma

anche policristallina e allora viene detto polisilicio.

Esso è usato nelle interconnessioni e nell’implementazione dell’elettrodo di gate (G) in un transistor MOS. La sua caratteristica principale consiste nella possibilità di essere usata come maschera per la definizione precisa degli

elettrodi di source (S) e drain (D), ottenuta con bassa sovrapposizione G-S e G-D. Il polisilicio si forma depositando silicio sul proprio ossido o su altre superfici. Nel caso del gatedel MOS, esso è depositato sull’isolamento del gate stesso. Se

non è drogato, il polisilicio ha alta resistività e quindi può essere usato per implementare resistenze nelle memorie statiche.

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(a) sviluppo dello strato di ossido di silicio su un substrato di tipo p

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(b) su tutta la superficie si accresce uno strato sottile di ossido (100-300 Angstrom), chiamato ossido sottile o di gate. Per isolare i transistor invece si usa l’ossido di campo (field

oxide).

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(c) sulla zona di interesse si deposita il polisilicio, di spessore tra 0.5 e 2 m.

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(d) si impiantano o si diffondono le zone n+ che formeranno drain e source, di profondità di almeno 1

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(e) si ricopre la struttura con ossido di silicio per deposizione

PROCESSO DI FABBRICAZIONE DEL GATE PER nMOS

[Ref.3]

(f) si inseriscono per evaporazione i contatti di alluminio per D e S. Eventuali altre connessioni sono inseribili insieme a strati di ossido, metallizzazioni e buchi per contatti (contact holes).

LA TECNOLOGIA CMOS

La tecnologia CMOS (Complementary Metal Oxide Silicon) è oggi giorno riconosciuta universalmente come la tecnologia principe dei sistemi a larghissima scala di integrazione. Infatti essa fornisce una bassa potenza statica e un ridotto prodotto potenza-ritardo rispetto alle altre tecnologie come bipolare, nMOS, GaAs, ecc..

Relativamente alla tecnologia CMOS, quattro processi sono predominanti: n-well, p-well, twin-tub e il processo

silicon-on-insulator.

Maschere di layout

[Ref.3]

PROCESSO CMOS N-WELL

[Ref.3]

(a) La prima maschera definisce il pozzo di tipo n, realizzato per impiantazione ionica o deposizione e diffusione. Qui

verranno diffuse le zone D e S di tipo p.

PROCESSO CMOS N-WELL

[Ref.3]

(b) definizione delle aree in cui verranno implementati il gatedei transistor e le diffusioni di tipo n e p per le regioni D e S.

In alcune zone selezionate dalle maschere sono accresciuti SiO2 ed una ricopertura di Si N.

PROCESSO CMOS N-WELL

[Ref.3]

(c) viene completato l’impianto del canale p attraverso l’inserimento di impurità di boro. Questo, insieme con l’ossido di

campo, isola drain e source di transistor complementari.

PROCESSO CMOS N-WELL

[Ref.3]

(d) viene inserito l’ossido di campo nelle aree in cui non c’è Si N

PROCESSO CMOS N-WELL

[Ref.3]

(e) una maschera a forma di U rovesciata consente la definizione del gate di polisilicio

PROCESSO CMOS N-WELL

(f) Attraverso una maschera n+, si possono ora implementare le due zone n+ nel substrato di tipo p che serviranno a

formare il canale n.

[Ref.3]

PROCESSO CMOS N-WELL

(g) Questo passo di processo, realizzabile attraverso un impianto leggero o più pesante, consente di ridurre l’effetto

degli hot electrons.

[Ref.3]

PROCESSO CMOS N-WELL

[Ref.3]

(h) Questo passo è complementare rispetto al passo (f) e riguarda l’inserimento delle zone drogate p+ nel pozzo di tipo n (attraverso una maschera p+). Quindi la superficie del chip

viene ricoperta con ossido di silicio.

PROCESSO CMOS N-WELL

[Ref.3]

(i) Vengono a questo punto definiti i contatti, attraverso nuove maschere e a seguito di etching dell’ossido.

PROCESSO CMOS N-WELL

[Ref.3]

(j) metallizzazione della superficie e rimozione selettiva, sempre tramite etching, delle zone opportune per le

interconnessioni. Come passo finale, il silicio viene “passivato” (cioè isolato da contaminanti) e vengono create le aperture

per i fili che verranno portati all’esterno.

INVERTER CMOS: (a) circuito; (b) layout

[Ref.3]

INVERTER CMOS : sezioni

[Ref.3]

[Ref.3]

Sezione verticale (a) e layout (b) dei contatti di substrato e di pozzo nel processo n-well

IL PROCESSO CMOS P-WELLIl processo n-well, basato su un substrato di tipo p in cui

viene formato il pozzo di tipo n, è diventato molto importante negli ultimi anni. All’inizio, invece, il processo più usato era il p-well. Quest’ultimo processo ha passi di

fabbricazioni complementari a quelli di un n-well e dunque si parte da un substrato di tipo n su cui viene impiantato

un pozzo di tipo p.

Oggi i processi p-well si preferiscono solo quando si vogliono caratteristiche dei pMOS e nMOS il più possibile

simili. Infatti i processi p-well hanno per loro natura dispositivi migliori di tipo p che però in generale hanno caratteristiche di conduzione peggiori. Ciò riequilibra perciò le differenze e rende molto simili i transistor a

canale n e quelli a canale p.

IL PROCESSO CMOS TWIN-WELL o TWIN-TUBQuesto processo fornisce le basi per la “separazione” delle caratteristiche (tensione di soglia, effetto body, guadagno) di transistori a canale n e a canale p. In tale

processo esse possono essere infatti ottimizzate indipendentemente le une dalle altre.

Di solito il materiale di partenza è un substrato di tipo n+o p+ su cui è accresciuto uno strato epitassiale

leggermente drogato, per protezione contro il latch-up. I passi di processo sono simili al caso del processo n-well

tranne che per la formazione del “tub” dove sono utilizzati sia il pozzo di tipo p che quello di tipo n.

Il processo consente quindi l’ottimizzazione separata dei pozzi e di conseguenza la possibilità di bilanciare le

prestazioni di nMOS e pMOS.

IL PROCESSO CMOS TWIN-WELL o TWIN-TUB

Layout (a) e sezione verticale (b) di un processo CMOS twin-tub.

IL PROCESSO SOIAttraverso l’implementazione di più livelli di metal (anche 5

diversi) e di poly (2 o 3) e loro combinazioni, si possono effettuare dei miglioramenti del processo CMOS. In

particolare, si può aumentare il routing dei circuiti, avere capacità di alta qualità e resistenze di caratteristiche variabili.

In tempi più recenti anche la tecnologia silicon-on-insulator(SOI) ha aiutato il superamento di alcuni problemi tipici del

CMOS, in particolare velocità e latch-up.

Nel processo SOI un film sottile di silicio monocristallino è accresciuto in modo epitassiale su un isolante.

Miglioramenti al processo CMOS:

IL PROCESSO SOI

I suoi potenziali vantaggi sono: più compatto impacchettamento dei transistor a canale p e n (per l’assenza di pozzi),

superamento del problema del latch-up (grazie all’isolamento dei transistor), minori capacità parassite (e quindi circuiti più

veloci), assenza di campo inverso (per opera dell’isolamento del substrato), assenza di effetto body (non essendoci un

substrato conduttore).

Gli svantaggi sono: minore protezione in ingresso (per l’assenza di diodi di substrato), strutture I/O più larghe (perché si hanno minori guadagni) e presenza di capacità di accoppiamento tra i

fili. Inoltre bisogna dire che non tutte le compagnie microelettroniche dispongono di questo processo, in quanto più

costoso del tradizionale processo CMOS.