Inverter CMOS - Home - people.unica.it · 2016. 1. 22. · logico) e si chiama margine di rumore....

Università di Cagliari Dipartimento di Ingegneria Elettrica ed Elettronica

Laboratorio di Elettronica (EOLAB)

Inverter CMOS

Lucidi del Corso di Circuiti Integrati



Porte Logiche


10 Ottobre 2012 CI - Inverter CMOS Massimo Barbaro 3

Porte logiche

Una porta logica (gate) è un circuito elettronico

che implementa una determinata funzione

logica (NOT, AND, OR, NAND, NOR, XOR, etc.)

Una generica porta logica avrà quindi N ingressi

e 1 uscita

Le caratteristiche in base alle quali si giudica il

comportamento di una porta logica sono:

Funzionalità

Robustezza (margini di rumore)

Area

Prestazioni (velocità, consumo di potenza)


L’inverter

La porta logica più semplice ed al

tempo stesso più significativa per

giudicare le caratteristiche di una

determinata tecnologia è l’inverter.

A Z

Funzionalità: bisogna che il circuito implementi

veramente la funzione logica richiesta (la negazione)

Robustezza: il circuito deve essere il più possibile

immune ai disturbi

Area: il circuito deve essere il più compatto possibile

Prestazioni: tempo di propagazione fra variazioni

dell’ingresso e dell’uscita e consumo di energia devono

essere minimizzati


Rappresentazione dei segnali

1 (HIGH)

0 (LOW)

V (volt)

VOL

VOH

VIH

VIL

Logica positiva: tensioni

alte (HIGH)

rappresentano il valore 1,

tensioni basse (LOW)

rappresentano lo 0

Logica negativa: tensioni

basse rappresentano il

valore 1, tensioni alte lo 0

In pratica, viene utilizzata

solo la logica positiva


Rappresentazione dei segnali

VOH (Voltage Output High): la tensione nominale che dovrebbe corrispondere ad un valore 1. Si vuole che sia la più alta possibile (quindi prossima alla tensione di alimentazione)

VIH(Voltage Input High): minima tensione che viene interpretata ancora come valore 1

VOL(Voltage Output Low): tensione nominale che dovrebbe corrispondere al valore 0. La si vuole più piccola possibile quindi prossima allo zero.

VIL(Voltage Input Low): massima tensione che viene ancora interpretata come 0

Il pedice O sta sempre per uscita (tensione nominale in uscita dalla

porta). Il pedice I sta invece per ingresso (è in ingresso ad una porta che

una tensione deve essere interpretata correttamente come alta o bassa)


Caratteristica ideale

Vin

Vout

VOL

VOH VTC (Voltage-Transfer

Characteristic)

La caratteristica ideale ingresso/uscita di un inverter (che

rappresenta la sua funzionalità) deve essere fatta in modo

che per tensioni basse in ingresso l’uscita sia alta e

viceversa.


Caratteristica reale

La caratteristica reale, ovviamente, non sarà mai squadrata. Bisogna allora definire arbitrariamente quando l’uscita sta cambiando valore.

Si stabilisce, convenzionalmente, che i punti di commutazione siano quelli per cui la pendenza della curva è esattamente -1

Vin

Vout

VOL

VOH Pendenza -1

VIH VIL


Margini di rumore

Se fra l’uscita del primo inverter e l’ingresso del secondo

viene iniettato del rumore pari a V il sistema funzionerà

ancora?

1 0 1

Il sistema funzionerà ancora se all’ingresso di I2 ci sarà al

massimo VIL , cioè se I2 riconosce ancora l’ingresso come

basso.

I1 I2

I margini di rumore misurano la robustezza di un inverter,

ossia la sua immunità ai disturbi.


Margini di rumore Se l’ingresso Vin1 è alto (Vin1 > VIH) l’uscita del primo

inverter, se tutto fosse ideale, DOVREBBE essere bassa:

(1) Vout1 = VOL

Se il rumore iniettato dal primo inverter è pari a V l’uscita

cambierà e diventerà:

(2) Vout1 = VOL + V (valore ideale + rumore)

Perché il secondo inverter riconosca in ingresso comunque

un valore basso, l’uscita non deve uscire dall’intervallo

quindi:

(3) Vout1 < VIL

Sostituendo in (3) il valore di Vout1 ricavato in (2) si ottiene:

(4) VOL + V < VIL

Risolvendo (4) rispetto a V:

(5) V < VIL - VOL

Vin1 I1 I2

V < VIL - VOL

Vout2

Vout1= Vin2

Questa è dunque la massima quantità

di rumore accettabile prima che il

segnale venga alterato (in senso

logico) e si chiama margine di rumore.


Margini di rumore

Lo steso ragionamento si potrebbe fare anche con ingresso

basso, dunque esistono due Margini di Rumore (Noise

Margins, NM), uno per i segnali alti e uno per i bassi

NML = VIL - VOL

NMH = VOH - VIH 1 (HIGH)

0 (LOW)

V (volt)

VOL

VOH

VIH

VIL

Per massimizzare

NMH, VIH deve

diminuire

Per massimizzare

NML, VIL deve

aumentare

Compromesso: VIL=VIH=VDD/2


Margini di rumore

In un inverter ideale i due margini di rumore dovrebbero essere i più

grandi possibile.

Se aumento uno dei due margini, però, penalizzo necessariamente

l’altro (se aumento NML, essendo fissato l’intervallo complessivo,

deve diminuire NMH)

Per massimizzare entrambi i margini contemporanemente bisogna

allora che essi siano uguali e pari a metà della tensione massima

(tensione di alimentazione)

Questo è quello che succede nel inverter ideale, dove la VTC è

perfettamente squadrata ed il punto di commutazione (quindi anche

il punto dove la pendenza è –1) è posto al centro dell’intervallo di

tensioni disponibili


Proprietà rigenerativa

Perché si sceglie proprio un andamento come quello di sinistra e non come la figura di destra che è comunque invertente?

La VTC di sinistra ha la prerogativa della rigeneratività

Vin

Vout

VOL

VOH

VIH VIL

Vin

Vout

VOL

VOH

VIH VIL

Gate rigenerativo Gate non rigenerativo



Il vantaggio di questa VTC sta nel fatto che un segnale

sporcato dal rumore, attraversando livelli di logica, viene

riportato a valori nominali

XZ

Y

VOL

VOH

I1 I2 X Y Z

Z=Y’=(X’)’=X

La curva continua è la VTC del

primo inverter e la tratteggiata

quella del secondo (gli assi sono

invertiti per fare in modo che

l’ordinata della prima VTC coincida

con l’ascissa della seconda)

Anche se X è uno zero sporco (maggiore di VIL)

dopo 2 inversioni Z risulta uno 0 pieno



Il vantaggio di questa VTC sta nel fatto che un segnale

sporcato dal rumore, attraversando livelli di logica, viene

riportato a valori nominali

X,Y

Y,Z

VOL

VOH

I1 I2 X Y Z

Z=Y’=(X’)’=X

X (0 sporco) Z (0 pulito)

Attraverso I1 (da X a Y)

Attraverso I2 (da Y a Z)

1

2

3

4

5

6

7

8

Il passaggio 4 (l’arco) serve a

riportare l’uscita del primo inverter

(Y) sull’asse delle ascisse, per poi

utilizzare la stessa curva (che è

anche la VTC del secondo inverter)



Se la VTC avesse l’altro andamento un piccolo errore

verrebbe amplificato attraverso le diverse porte fino a

portare ad un risultato logicamente sbagliato

XZ

Y

VOL

VOH

I1 I2 X Y Z

Z=Y’=(X’)’=X

La curva continua è la VTC del

primo inverter e la tratteggiata

quella del secondo (gli assi sono

invertiti per fare in modo che

l’ordinata della prima VTC coincida

con l’ascissa della seconda)

Se X è uno zero valido (minore di VIL) dopo 2

inversioni Z tende a diventare un 1 sporco



Lo svantaggio di questa VTC sta nel fatto che un

segnale, attraversando livelli di logica, viene

ulteriormente degradato

X,Y

Y,Z

VOL

VOH

I1 I2 X Y Z

Z=Y’=(X’)’=X

X (0 pulito) Z (0 sporco)



1

2

3

4

5

6

7

8



Matematicamente la proprietà rigenerativa corrisponde

ad una VTC che abbia un guadagno molto piccolo (1) per le tensioni di ingresso al centro

dell’intervallo (fra VIL e VIH)

Vin

Vout

VOL

VOH

VIH VIL

Guadagno > 1


Soglia logica

La proprietà rigenerativa permette di definire il concetto di soglia logica.

La soglia logica è il punto della VTC per cui Vout = Vin Grazie alla rigenerazione, i segnali al di sotto della

soglia logica, attraverso una cascata di inverter, saranno interpretati come 0 e quelli al di sopra come 1

Vin

Vout

VOL

VOH

VM

Retta a pendenza unitaria

VM

10 Ottobre 2012 CI - Inverter CMOS Massimo Barbaro

Soglia logica Tutto ciò che è a sinistra della soglia logica (a sinistra del punto di intersezione della

VTC con la retta a pendenza unitaria), dopo la prima inversione si sposterà a destra della soglia logica (perché il guadagno è negativo) ed il punto di arrivo sarà più distante da VM di quello di partenza (perché il guadagno è elevato).

Dopo la seconda inversione, dunque, il punto sarà sospinto ancora più a sinistra di quello iniziale, diventando così uno 0.

Stesso discorso, rovesciato, per i punti che si trovano a destra della soglia logica (diventeranno degli 1).

X,Y

Y,Z

VOL

VOH

Retta a pendenza

unitaria



I1 I2 X Y Z

Z=Y’=(X’)’=X

Ciò che è a sinistra di VM diventerà 0

1

2

3

4

5

6

7

8

VM

20


Rigenerazione e rumore

La proprietà rigenerativa è quella che rende intrinsecamente più precisi ed insensibili al rumore i circuiti digitali rispetto a quelli analogici

In un sistema analogico il segnale, ad ogni stadio di elaborazione, viene corrotto dal rumore (ogni stadio inietta del rumore aggiuntivo)

In un sistema digitale, invece, il segnale, nell’attraversare diversi stadi di logica viene ripulito dal rumore

E’ per questo che copiare un CD (digitale) viene ritenuto un reato grave ed è invece tollerato copiare una musicassetta (analogico)


Fan-In e Fan-Out

Il Fan-In è il numero di ingressi ad una determinata porta logica (nel

caso dell’inverter è sempre 1). Determina ovviamente la complessità

della porta stessa.

Il Fan-Out è il numero di porte connesse all’uscita di una

determinata porta logica (anche nel caso dell’inverter può essere

1). In alcune tecnologie esiste un numero massimo di porte

collegabili in uscita. In tecnologia CMOS il numero di porte in uscita

influenza solo le caratteristiche dinamiche (la velocità) della porta,

non le sue caratteristiche statiche

N M

Fan-In N Fan-Out M


Comportamento dinamico

Il comportamento dinamico dell’inverter è caratterizzato da 3 parametri fondamentali: Tempo di Propagazione (tp): il tempo medio

necessario perché una transizione in ingresso si propaghi in uscita

Tempo di salita (tr): il tempo che impiega il segnale in uscita per andare da basso a alto

Tempo di discesa (tf): il tempo che impiega il segnale in uscita per andare da alto a basso


Comportamento dinamico

t

Vin

t

Vout

50%

50%

90%

10%

tpHL tpLH

tf tr

tpHL/tpLH= tempo fra

una variazione del

50% dell’ingresso ed

una del 50% dell’uscita

tp=(tpHL+tpLH)/2

tr= tempo di variazione

dell’uscita dal 10% del

valore nominale alto al

90%

tf= tempo di variazione

dal 90% del valore

nominale alto al 10%


Consumo di potenza

Il consumo di potenza è un parametro fondamentale per misurare le caratteristiche di una tecnologia, in particolar modo nei sistemi moderni contenenti milioni di gate, dove la potenza (ed il conseguente riscaldamento del dispositivo) diventano un parametro critico

In genere la potenza dissipata da una porta logica si divide in 2 componenti: Statica (consumata in situazione di stabilità dell’uscita)

Dinamica (consumata in commutazione dell’uscita)

La potenza media è definita come:

T

ply

plyT

plyplyav dtiT

VdtVi

TP

0

sup

sup

0

supsup

1



Inverter CMOS



Inverter CMOS

VDD

Vin Vout

Tensione di alimentazione,

storicamente 5V ma ormai,

in tecnologie moderne, può

essere 3.3V, 2.5V, 1.8V,

1.2V, 0.9V

Tensione di uscita

NMOS

PMOS

Tensione di

ingresso

E’ chiamato CMOS, da

Complementary MOS

perché sfrutta entrambi i tipi

di MOS (p e n)


Interruttore NMOS

G

S VGSVTn

Il terminale di source è

(tipicamente) quello in basso ed

è collegato alla massa

E’ sicuramente

acceso se

VG=VDD

E’ sicuramente

spento se VG=0


Il terminale di source è

(tipicamente) quello in alto ed è

collegato all’alimentazione (VDD)

Interruttore PMOS

G

S

VSG|VTp|

E’ sicuramente

acceso se VG=0

E’ sicuramente

spento se

VG=VDD


Inverter: funzionamento di massima

VDD

Vin Vout=VDD

Vin=0

Vout=0

Vin=VDD

Vout

Nelle resistenze non scorre

corrente quindi: V=R•I=0

V =VDD – Vout

V = Vout


Inverter: funzionamento di massima

Vin=0 Ma perché possiamo affermare

che la corrente è esattamente

uguale a zero?

La corrente non può scorrere

verso massa perché lo NMOS è

interdetto.

Inoltre il carico (il circuito a valle)

sarà necessariamente un circuito

dello stesso tipo (nel caso più

semplice un altro inverter uguale,

come in figura) e perciò

presenterà in ingresso i gate di

un nmos ed un pmos che sono

circuiti aperti e NON assorbono

corrente.

VDD

Vout Vout2


Inverter: VTC

Se il comportamento di massima è giustamente quello di

un inverter come è la VTC?

E’ necessario costruirla per punti conoscendo le curve

caratteristiche dei due MOS al variare della tensione

gate-source.

Procedimento: si impone che le correnti del pmos e del

nmos siano uguali (lo sono perché non ci sono altri

possibili percorsi per la corrente). Graficamente questo

significa disegnare le caratteristiche dei due mos sullo

stesso grafico e trovare i punti di intersezione

Nel caso del NMOS: VGS=Vin , VDS=Vout

Nel caso del PMOS: VSG=VDD-Vin , VSD=VDD-Vout


Inverter: VTC

VDD

VDSn=Vout VGSn =Vin

VSGp=VDD -Vin

Vin Vout

VSDp=VDD -Vout IDp

IDn

IDn=IDp

Perché la corrente

non può andare

da nessun’altra

parte

E’ necessario mettere in relazione le

grandezze della VTC ossia ingresso (Vin)

ed uscita (Vout) con le tensioni che

determinano la corrente dei MOS ossia

VDSn (VSDp) e VGSn (VSGp).


Vout

Inverter: VTC I D

n ,

I Dp

Vin=1

Vin=0.750

Vin=0.625

Vin=0.500

Vin=0.875

Vin=0.250

PMOS NMOS

Vin=0.125

Vin=0

Vin=0.375


Inverter: VTC

La VTC è quella

desiderata, ossia una VTC

che gode della proprietà

rigenerativa

Vin

Vo

ut pmos triodo

nmos triodo VTn

pmos off (VIN>VDD-|VTp|)

nmos off (VIN


Inverter VTC La caratteristica è divisa in 5 zone:

Pmos in triodo, nmos spento (a)

Pmos in triodo, nmos in saturazione (b)

Pmos in saturazione, nmos in saturazione (c)

Pmos in saturazione, nmos in triodo (d)

Pmos off, nmos in triodo (e)

Infatti lo NMOS è: Off se VinVDD-|VDSAT|, in saturazione altrimenti



Inverter CMOS

Calcolo dei parametri statici


Parametri statici

Una volta ottenuta la VTC dell’inverter si

possono ricavare i parametri statici.

Banalmente:

VOH = VDD

VOL = 0

Per ricavare VIL, VIH e VM bisogna utilizzare le

equazioni dei MOS


Inverter: calcolo di VM

VGS=Vin =VM VSG= VDD-Vin= VDD -VM

r

VVVr

VV

V

DSATp

TpDDDSATn

Tn

M

1

22

nsatn

psatp

pnDSATnn

npDSATpp

DSATnn

DSATpp

Wv

Wv

LWV

LWV

Vk

Vkr

con

2

DSATnTnMDSATnn

VVVVk

2

DSATp

TpMDDDSATpp

VVVVVk=

La soglia logica (VM) si trova imponendo che le due correnti siano uguali e Vout=Vin. Tale condizione si verificherà sicuramente nella zona (c) dove entrambi i MOS sono in saturazione.


Inverter: dimensionamento per VM

n

OXn

n

nnL

WC

L

Wkk

'

2'

2'

/

/

DSATp

TpMDDDSATpp

DSATnTnMDSATnn

n

p

VVVVVk

VVVVk

LW

LW

E’ possibile, ovviamente, ricavare, a partire dall’equazione precedente, le dimensioni da dare ai transistor (o meglio i loro rapporti) per ottenere una precisa VM.

Ricordando che:

p

OXp

p

ppL

WC

L

Wkk

'


Soglia logica: considerazioni

La soglia logica è funzione del rapporto fra i fattori di forma del pmos e del nmos

La condizione ideale (che rende la caratteristica simmetrica e massimizza i margini di rumore) è quella in cui VM=VDD/2

In un circuito tipico, in cui si punta a minimizzare le dimensioni totali, le due lunghezze saranno uguali e pari alla lunghezza minima consentita dal processo

Tipicamente, in processi moderni: Le tensioni di soglia di NMOS e PMOS sono uguali

La VDSATp è leggermente maggiore della VDSATn (i PMOS sono meno soggetti alla velocity saturation)

La mobilità degli elettroni è circa 3-4 volte quella delle lacune

Se ne ricava che, per posizionare la soglia logica al centro dell’intervallo, è richiesto (se Ln=Lp=Lmin e se le VDSAT sono molto simili):

r=1 → Wp = (μnVDSATn/μpVDSATp ) Wn = r’ Wn ≈ μn/μp Wn

Il rapporto fra le dimensioni del PMOS e del NMOS dovrebbe quindi essere 3-3.5

ma tipicamente, grosse variazione di Wp non modificano di molto la soglia logica,

un valore ottimo spesso utilizzato è quello di Wp/Lp=2Wn/Ln il che porta la soglia

vicino a VDD/2 (anche se non esattamente uguale) e mantiene le dimensioni

dell’inverter ridotte.


Margini di rumore

Per calcolare i margini di rumore è necessario trovare VIL e VIH. Questo calcolo è complesso se si usano le definizioni standard.

Modificheremo quindi la definizione dei due valori approssimando la VTC come una curva spezzata, costituita da 3 tratti

VIL viene ora definito come il punto di intersezione della retta centrale (a pendenza g) con VOH e VIH come l’intersezione con VOL

Vin

Vout

VOL

VOH VTC (Voltage-Transfer

Characteristic)

VIL VIH VM

VM Pendenza molto elevata pari a:

g


Margini di rumore Sappiamo già che:

VOH=VDD VOL=0

Possiamo calcolare VIH e VIL geometricamente:

g

VVV MMIH

VDD

VIH- VM

VM g

VVVV MDDMIL

VM- VIL

Il guadagno g è ovviamente un numero

numero negativo che deve essere calcolato.


Calcolo di g

OUTDDpDSATpOUTnDSATn VVIVI 11

Per prima cosa consideriamo VIN=VOUT=VM ed uguagliamo le correnti del

NMOS e PMOS, tenendo conto della modulazione di lunghezza di

canale (qui non è trascurabile perché altrimenti il guadagno sarebbe

infinito)

Deriviamo membro a membro per VIN

DSATpIN

OUTpOUTDDp

IN

DSATp

DSATn

IN

OUTnOUTn

IN

DSATn

IV

VVV

V

I

IV

VV

V

I

1

1


Calcolo di g Ricordiamo che

g = dVOUT/dVIN

Risolvendo per g, otteniamo:

)(2

1

)(

1/

pnDSATn

TnM

pnDSATn

nnDSATnOXn

VVV

r

I

rLWVCg

Trascuriamo al numeratore i termini

dipendenti dai λn e λp


Dimensionamento: considerazioni

Si è visto che la condizione Wp/Lp=2Wn/Ln rende la caratteristica simmetrica, posiziona la soglia logica vicino al centro del range di tensioni e massimizza, contemporaneamente, i due margini di rumore

Cosa succede se la condizione non è verificata?

Qualitativamente si può pensare in questo modo: quando Wp/Lp2Wn/Ln


Dimensionamento

Poiché l’obiettivo finale è sempre quello di avere i dispositivi più piccoli possibili (anche perché sono più veloci) per ottenere Wp/Lp=2Wn/Ln si agisce sulle larghezze (W) dei due MOS imponendo per ciascuno la lunghezza minima ottenibile per una data tecnologia

Sarà quindi Ln=Lp=Lmin Wp= 2 Wn

Nello schematico di un circuito digitale, dunque, affianco ad un transistor si mette un numero che rappresenta la sua W (espressa in micron) dando per scontato che la L sia la minima possibile

In tecnologie moderne la lunghezza di canale arriva a Lmin= 22nm.


Caratteristiche statiche: riassunto

Le tensioni nominali di uscita sono rispettivamente VDD e

0 dunque coprono il massimo range di tensioni possibile

(massimizzando i margini di rumore)

Il valore delle tensioni nominali VOH e VOL NON dipende

dalle dimensioni dei MOS (logica ratioless, ossia NON a

rapporto)

In condizioni statiche esiste sempre un percorso a bassa

impedenza verso massa o verso l’alimentazione (a

seconda che sia chiuso lo NMOS o il PMOS)

In condizioni statiche NON esiste un percorso di

corrente diretto fra alimentazione e massa

L’impedenza di ingresso è molto elevata (virtualmente

infinita) perché rappresentata dal gate di un MOS



Inverter CMOS

Calcolo dei parametri dinamici


Inverter: caratteristiche dinamiche

Per trovare le

caratteristiche dinamiche è

necessario un modello

ancora più approfondito

dei transistor.

In prima approssimazione

si può pensare che la

risposta sia influenzata da

una sola capacità che

rappresenta tutte le

capacità parassite e di

carico connesse sul nodo

di uscita

Vin Vout

CL


Inverter: tempo di propagazione

Un’approssimazione del tempo di propagazione si può

trovare col semplice modello ad interruttore:

Vout

CL Req

L’evoluzione del sistema è quella di un tipico sistema RC. La

tensione d’uscita avrà un andamento esponenziale (parte da VDD)

fino ad arrivare a 0. Il tempo di propagazione è dato dal tempo che

impiega un sistema del primo ordine a raggiungere il 50% (VDD/2)

dell’escursione

VDD

Vout

t

LeqCR

t

DDout eVtV

)(VDD/2

tpHL


Inverter: tempo di propagazione

RC

t

DDDD

pHL

eVV

2

LeqLeqpHL CRCRt 69.0)2ln(

RC

t

DDpHLout

pHL

eVtV

)(

Andamento esponenziale

2)( DDpHLout

VtV

Definizione di tempo di tpHL


Calcolo del tempo di propagazione

Evidentemente è necessario avere un modello

ancora più dettagliato per avere informazioni

quantitative sul comportamento dinamico.

Il primo punto da focalizzare è il valore esatto

della capacità CL di carico: da quali capacità è

costituita e quanto valgono

Il secondo punto è identificare Req e,

successivamente, sostituirla con un modello più

concreto del MOS



Quali sono le condizioni di carico in cui misurare la capacità di carico CL?

Ipotizziamo di avere come carico dell’inverter la porta più semplice possibile (il caso migliore), ossia l’inverter stesso

In tale situazione infatti il tempo di propagazione sarà il migliore possibile, in tutti gli altri casi a carico maggiore corrisponderà tp maggiore

Vin

Vout

Carico


Calcolo di tp: capacità in gioco

Vin Vout

CGSn+CGBn

CGSp+CGBp

CDBp

CDBn

CGDp+CGDn

Mp

Mn

CW

CGp2

CGn2

Mp2

Mn2


Calcolo di tp: capacità in gioco

Le capacità CGSn+CGBn e CGSp+CGBp non hanno influenza perché si suppone che il segnale in ingresso vari istantaneamente (ci pensa il generatore di segnale)

Le capacità CDBn e CDBp sono capacità di diffusione

La capacità CW è la capacità associata alla metallo di interconnessione fra i due inverter (spesso trascurabile)

Le capacità CGn2 e CGp2 contengono diversi contributi

(gate/bulk, gate/drain, gate/source) ma possono essere approssimate con la sola capacità di ossido (COXWL)

La capacità CGDn+CGDn è l’unica che non sia connessa direttamente fra il nodo d’uscita e la massa. Può essere trasformata in una capacità fra nodo d’uscita e massa applicando il teorema di Miller. Contiene solo il contributo di overlap perché il PMOS e o NMOS sono sempre prevalentemente o in saturazione o in cutoff


Teorema di Miller

Il teorema di Miller afferma che, se fra il nodo V1 e V2

esiste il guadagno A è sempre possibile trasformare

un’ammettenza fra i due nodi con due ammettenze fra

ciascuno dei due nodi e massa di valore opportuno.

V1 V2 V1 V2 Y

Yeq1=Y(1-A) Yeq2=Y(1-1/A)

Nel caso dell’inverter il guadagno fra il nodo di ingresso

e quello di uscita può essere considerato pari a -1 nel

punto di commutazione quindi Yeq1=Yeq2=2Y


Calcolo di CL

E’ possibile a questo punto calcolare CL come la somma

di tutti i componenti connessi al nodo di uscita

C Valore

CGDp 2COVWp

CGDn 2COVWn

CDBp Keq(CJ0ADp+CJSW0PDp)

CDBn Keq(CJ0ADn+CJSW0PDn)

CGp2 COXWpLp

CGn2 COXWnLn

Si usa il peso 2 per via

dell’effetto Miller



Per calcolare il tempo di propagazione HL facciamo l’ipotesi che l’ingresso commuti istantaneamente da 0 a VDD. In tale caso si può affermare che il PMOS si spenga istantaneamente mentre lo NMOS si accende

ID(t)

La corrente che scorre

attraverso lo NMOS

deve scaricare la

capacità CL fino a 0

Vout(t)

CL Req


Calcolo di RON Per calcolare Req dobbiamo tenere conto che, in realtà,

corrente del MOS varia al variare della tensione di uscita.

Tipicamente si calcola quindi una resistenza media, integrando il valore della resistenza offerta (V/I) al variare della tensione e dividendo per il range di tensioni di interesse

dVVI

V

VVR

V

Veq

2

1 )(

1

12


Calcolo di RON Per via della velocity-saturation il MOS si trova a lavorare, durante tutta la

commutazione (ossia per Vout che varia da VDD a VDD/2), in regione di

saturazione.

La VDSATn è infatti tipicamente più piccola di VDD/2.

La cosa non sarebbe vera nel caso classico, in quanto VGS-VTH è tipicamente

maggiore di VDD/2.

Commutazione

VDD/2 VDD/2 VGS-VTH VDSATn

1 2 2 1

Commutazione

Velocity-saturated Classico

SAT LIN

SAT LIN


Calcolo di RON

dVVVVI

dVVI

V

VVR

DD

DD

DD

DD

V

VDDDSATn

V

VDSATnDDDD

eq

2/

2/

)1(2

)1(2/

1

DD

DSATn

DDeq V

I

VR

9

71

4

3

Analoghi calcoli e risultato si possono ovviamente ottenere per il

PMOS.

Abbiamo quindi Reqn e Reqp, la prima interviene nel fenomeno di

scarica (commutazione HL) e la seconda in quello di carica

(commutazione LH)

xx

11

1



2

69.02

eqpeqn

L

pLHpHL

p

RRC

ttt

Stessi conti si possono fare per il tempo di propagazione

nella commutazione inversa (LH). Facendo la media si

ottiene il tempo di propagazione globale:


Effetti del dimensionamento

2//'52.0

4

369.0

DSATnTnDDDSATnnn

DDL

DSATn

DDLpHL

VVVVLWk

VC

I

VCt

Per ragionare sul risultato ottenuto vediamo il singolo contributo del

NMOS (analogo discorso si può fare per il PMOS), sostituendo la

formula per la corrente di saturazione e, nella formula per la resistenza,

transcurando l’effetto di modulazione di lunghezza di canale (λ) che ha

poco impatto:

Da cosa dipende questo valore e come può essere diminuito?


Diminuzione di tp

Le opzioni per la diminuzione del tempo di propagazione

sono:

Aumento della tensione di alimentazione

In realtà non è praticamente possibile agire su questo parametro

perché è fissato da motivazioni tecnologiche e di processo.

Potendo farlo, però, tp diminuirebbe perché diminuirebbe la

resistenza equivalente (per via della parte dipendente da λ che

abbiamo trascurato nell’ultima formula)

Riduzione della CL

Il che significa ridurre al minimo le dimensioni dei transistor e del

carico

Aumento di Wn e (Wp)

Questa è una soluzione solo parziale perché, a parità di carico,

l’aumento delle dimensioni comporta l’aumento delle capacità

parassite e quindi l’aumento di CL (effetto di self-loading, l’inverter

carica sé stesso)


Dimensionamento: minimizzazione ritardo

Il dimensionamento effettuato per posizionare la soglia logica a VDD/2 non coincide col dimensionamento per la minimizzazione del ritardo intrinseco

Infatti per avere VM=VDD/2 è necessario rendere più largo il PMOS rispetto al NMOS in modo da equalizzare le resistenze equivalenti

Ciò comporta, però, un aumento delle dimensioni del PMOS, ossia una aumento delle sue capacità parassite e della capacità di gate offerta in ingresso dall’inverter di carico (supposto sempre che sia di identico all’inverter in esame).

Come è possibile allora minimizzare il ritardo accettando di rinunciare ad una soglia logica perfettamente centrata?


Dimensionamento per il ritardo

Consideriamo un PMOS β volte più largo di un NMOS a dimensione

minima:

np L

W

L

W

Sappiamo che tutte le capacità

parassite sono proporzionali alla

larghezza del transistor quindi le

capacità parassite del PMOS saranno β

volte più grandi di quelle del NMOS

Viceversa, la resistenza equivalente del

PMOS è inversamente proporzionale

alla sua W quindi la Reqp sarà β volte

più piccola di quella di un PMOS

minimo

eqp

p

RR

Capacità di diffusione

(complessive) del

primo inverter (n e p)

Capacità di gate

(complessive) del

secondo inverter

Capacità

dei wire

11 dndp CC

22 gngp CC

So

stitu

end

o

Wgpgngdpgdndpdn CCCCCCC 221111 22

]21[ 211 Wgngdndn CCCC

Capacità gate/drain

(overlap) del primo

inverter (n e p)



Mettendo tutto insieme:

Per ottenere il tempo di propagazione totale dobbiamo fare la media fra i due

tempi di propagazione HL e LH:

eqnWgngdndnpHL RCCCCt ]21[69.0 211 In entrambe le

commutazioni (HL e

LH) la capacità da

scaricare o caricare è

sempre la stessa,

ossia la capacità

parassita al nodo di

uscita.

eqpWgngdndnpLH RCCCCt ]21[69.0 211

2

2169.02

211

eqpeqn

Wgngdndn

pLHpHL

p

RRCCCC

ttt



Mettendo in evidenza e manipolando:

Per ottenere il dimensionamento ottimo deriviamo rispetto a β ed uguagliamo a

zero.

Riscriviamo l’espressione in modo più comodo:

'121345.0

1121

2

69.0

211

211

rRCCCC

R

RRCCCCt

eqnWgngdndn

eqn

eqp

eqnWgngdndnp

'

43

43

rV

V

I

I

I

V

I

V

R

R

DSATpp

DSATnn

DSATp

DSATn

DSATn

DD

DSATp

DD

eqn

eqp

'

1r

CBBAt p 2112 gngdndn CCCB

WCC

eqnRA 345.0

Mettendo in relazione il rapporto delle

resistenze con il parametro r già visto

per il calcolo di VM (pag.14)



Derivando:

211 21'

gngdndn

Wopt

CCC

Cr

0''

2

CBB

ArBrBA

t p

0

'2

opt

CBrB

B

Cropt 1'

2


Dimensionamento : considerazioni

Se la capacità dei wire (CW) è trascurabile si ottiene un rapporto proporzionale alla radice di r’ anzi che a r’ come ottenuto dal dimensionamento per la soglia logica (pag. 16).

Paradossalmente, quindi, a transistor più piccoli corrispondono gate più veloci (sempre quando la capacità dei wire è trascurabile e supponendo un carico uguale al gate stesso)

La ragione è da ricercare nel fatto che, alla diminuzione di uno dei due tempi di propagazione (quello LH) dovuto all’aumento delle dimensioni del PMOS corrisponde un aumento del tempo HL dovuto al fatto che lo NMOS, a parità di dimensioni, deve scaricare una capacità più grande

Il valore di β trovato corrisponde al punto in cui la media dei due fenomeni è minima il che NON corrisponde al punto in cui i due ritardi sono uguali (come sarebbe richiesto dall’avere soglia logica pari a VDD/2)


Ritardo: riassunto

Il ritardo di inverter si minimizza agendo sulle

dimensioni (minimizzando la capacità parassita)

Il dimensionamento per ritardo ottimo non

corrisponde al dimensionamento per soglia

logica ottima

All’aumentare delle dimensioni il gate si carica

da solo (self-loading) e le prestazioni non

migliorano più



Inverter CMOS

Consumo di potenza


Potenza dissipata

Le componenti del consumo di potenza sono 3:

Potenza statica: è quella dissipata quando l’inverter

ha ingresso costante, in condizioni di stabilità

Potenza dinamica dovuta a CL: è la potenza

consumata in commutazione, dovuta al fatto che in

corrispondenza di una variazione d’ingresso deve

avvenire una variazione dell’uscita che comporta la

carica e la scarica di CL

Potenza dinamica dovuta a correnti di corto-

circuito: è la potenza che si dissipa in

commutazione quando, temporaneamente, si

creano percorsi conduttivi diretti fra alimentazione e

massa


Potenza dinamica su CL Ogni volta che CL viene caricata in una commutazione

LH una certa quantità di energia deve essere prelevata dall’alimentazione.

Parte di questa energia viene immagazzinata su CL e parte dissipata nel PMOS

Se la transizione dell’ingresso è istantanea, lo NMOS si spegne istantaneamente ed il PMOS si accende (inizialmente in saturazione)

Il PMOS carica CL fino al valore di VDD con la sua corrente di drain che varia al variare di Vout


Potenza dinamica su CL

Vin=0

Vout CL

0

)( dtVtiEDDVDDVDD

dt

tdVCti out

LVDD

)()(

Energia fornita dall’alimentazione

0

)()( dttVtiEoutVDDCL

Energia assorbita da CL Non c’è percorso diretto verso massa perché lo

NMOS è off


Energia erogata dall’alimentazione

L’energia totale erogata dall’alimentazione per

caricare completamente CL è:

2

0

0

DDL

VDD

outDDL

out

DDLVDD

VCdVVC

dtdt

dVVCE


Energia assorbita da CL

L’energia totale assorbita da CL è pari alla metà

dell’energia erogata dall’alimentazione, questo

perché l’altra metà viene dissipata sul PMOS

2

2

0

0

DDLVDD

outoutL

out

out

LCL

VCdVVC

dtVdt

dVCE


Transizione HL

Nella commutazione opposta (HL) il PMOS si

spegne e CL si scarica attraverso lo NMOS.

In questa situazione l’alimentazione non eroga

energia (perché non eroga corrente).

L’energia che era stata precedentemente

immagazzinata su CL viene dissipata sul NMOS


Potenza dinamica dissipata

L’energia totale dissipata in una doppia

transizione (L→H→L) è data dalla somma di

quella dissipata sul PMOS e sul NMOS.

Tale energia è indipendente dalla resistenza

dei MOS e dalle loro dimensioni

La potenza dissipata si ottiene dividendo

l’energia per il tempo impiegato dalla doppia

transizione (ossia moltiplicando per la frequenza

di commutazione dell’inverter)

Pdyn = CLVDD2/T = CLVDD

2 f0→1


Potenza dissipata: considerazioni

La frequenza f0→1 per cui viene moltiplicata l’energia non è necessariamente uguale alla frequenza di funzionamento del sistema

Non è infatti vero che ogni singolo gate commuti alla frequenza del sistema (non tutti i gate commutano contemporaneamente)

Questo fa sì che la frequenza effettiva da usare nella formula sia da pesare con un coefficiente moltiplicativo che deriva da considerazioni statistiche sulla probabilità di commutazione di vari gate

La formula ci dà il caso peggiore (worst case)

Per valutare il consumo reale bisogna avere delle statistiche sul numero di transizioni dell’uscita, che dipendono dalla specifica operazione svolta dal circuito (switching-activity).

Si ottiene che, se la probabilità di avere una transizione è pari a P01:

Pdyn = CLVDD2 P0→1f = Ceff VDD

2 f


Potenza dinamica da cortocircuito

In realtà l’ingresso non potrà mai variare instantaneamente fra 0 e VDD (o VDD e 0) ma assumerà tutto i valori intermedi.

Mentre l’ingresso compie la sua commutazione, in un certo range di tensioni sia il PMOS che lo NMOS sono accesi e si stabilisce quindi un cortocircuito (temporaneo) fra alimentazione e massa.

Questo avviene quando l’ingresso è:

Vtn


Potenza dinamica da cortocircuito

Al variare della tensione di ingresso può capitare che i due dispositivi siano accesi contemporaneamente dando origine ad una corrente di cortocircuito (Ishort) che dissipa potenza

Vin

Ishort

Ipeak

tf tr

Edp=VDDIpeak(tr+tf)/2

Pdp=Edp f0→1= f0→1VDDIpeak(tr+tf)/2


n+ n+

Potenza statica

La dissipazione di potenza statica è molto piccola ed è legata solo a due fenomeni:

La corrente di leakage attraverso i diodi parassiti

La corrente di sottosoglia dei MOS.

Diodi parassiti (formati dalle

giunzioni pn fra le sacche n+

di source e drain ed il

substrato). Analoghe

strutture esistono nel PMOS.

Corrente di sottosoglia, dovuta al

fatto che, in realtà, il transistor non

si spegne brutalmente ma

conduce anche per VGS inferiori

alla soglia.

Tanto più corto è il dispositivo,

tanto minore è la tensione di soglia

e maggiore la corrente di

sottosoglia.


Potenza statica

Il vantaggio della tecnologia CMOS rispetto a tutte le altre è proprio il fatto di avere una dissipazione statica praticamente trascurabile

Nelle tecnologia moderne (deep-submicron), dai 90nm in giù, la corrente di sottosoglia tende a dominare il fenomeno.

ID

IS

Ileakage=IS+ID

Pstat=IleakageVDD

Diodi parassiti (formati dalle

sacche n+ e dal body e dalle

sacche p+ e dalla nwell)

Corrente di

sottosoglia


Potenza dissipata

La potenza dissipata totale è data dalla somma

delle 3 componenti:

P = Pstat+Pdyn+Pdp =

= IleakageVDD+ [CLVDD2 + VDDIpeak(tr+tf)/2]f0→1

In genere il contributo di Pdyn è quello dominante


Prodotto Potenza/Ritardo (PDP) Un parametro fondamentale di una tecnologia è il prodotto potenza/ritardo

(Power Delay Product), ossia il prodotto fra massima frequenza di funzionamento e ritardo.

Nel caso CMOS si può ricavare dalla formula della potenza, notando che la massima frequenza di funzionamento dell’inverter è pari al doppio del tempo di propagazione.

Infatti per ogni colpo di clock devono essere compiute due commutazioni (HL e LH) (per frequenze maggiori il segnale non riesce a propagarsi prima che l’ingresso cambi nuovamente), dunque, trascurando i contributi di statica e di cortociruito:

PDP = Pdyntp = CLVDD2 fmax tp = CLVDD

2 (1/2tp) tp= CLVDD2/2

Il termine PDP dipende solo da alimentazione e CL che vanno quindi minimizzate contemporaneamente.

Il PDP è una misura dell’energia mediamente consumata per una transizione.

Come metrica ha però un difetto: mediando l’energia sul tempo di elaborazione può essere resa bassa semplicemente riducendo la frequenza di operazione, ossia impiegando più tempo per fare la stessa operazione (a scapito delle prestazioni effettive).


Prodotto Energia/Ritardo (EDP) Una metrica più efficace è rappresentata dal prodotto energia/ritardo

(Energy Delay Product)

Lo EDP misura infatti l’energia spesa a parità di prestazioni (a parità di velocità di funzionamento).

Si può facilmente ricavare l’EDP di un inverter CMOS dal suo PDP moltiplicando ulteriormente per il tempo di propagazione:

EDP = PDP tp = CLVDD2/2 tp

Si vede ora che, all’aumentare della tensione di alimentazione aumentano le prestazioni (diminuisce tp) ma aumenta anche l’energia dissipata (quadraticamente).

Al contrario, il PDP migliora indefinitamente al diminuire della VDD (ovviamente a scapito delle velocità).


Potenza: riassunto

La dissipazione di potenza statica è praticamente nulla

La dissipazione di potenza dinamica è proporzionale al

quadrato della tensione di alimentazione ed alla

frequenza di commutazione

In commutazione ci possono essere cortocircuiti

temporanei fra alimentazione e massa

Il PDP dipende solo da VDD e da CL

Lo EDP dipende da VDD e da CL e dal tempo di

propagazione

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