Figura 1. Ciclo di produzione di un dispositivo integrato. · 2010-10-26 · 9 lingotto separazione...

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lingotto separazione dei wafer

singola fetta

processo di integrazione

CMOS

fette lavorate testing su fetta

inserimento nel package

separazione dei dice

testing sul dispositivo finito

VENDITA

Figura 1. Ciclo di produzione di un dispositivo integrato.

Carla Vacchi - Elettronica dei Sistemi Digitali

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a) b)

Figura 2. Fetta: a) prima della lavorazione; b) a lavorazione ultimata.

oxide

p substrate

oxide resist

p substrate

a) b)

Figura 3. Lavorazione del silicio: a) ossidazione; b) deposizione del resist.

n well mask

oxide resist

UV light

p substrate

oxide resist

p substrate

a) b)

Figura 4. Lavorazione mediante resist: a) impressione; b) attacco dell’ossido non protetto.

Capitolo 1 - Circuiti integrati digitali

11

n well

oxide

p substrate

n well

p substrate

n well

a) b)

Figura 5. a) Diffusione della regione di n well; b) silicio lavorato dopo l’asportazione dell’ossido.

oxide

p substrate

n well

nitride

n well

p substrate

a) b)

oxide nitride resist

active mask

n well

p substrate

n well

p substrate

c) d)

n well

p substrate

n well

p substrate

e) f)

Figura 6. Definizione delle regioni fortemente drogate n e p: a) ossidazione; b) copertura con nitruro di silicio; c) copertura con resist, impressionamento mediante utilizzo di una maschera opportuna; d) regioni protette dal nitruro; e) crescita dell’ossido di campo; f) eliminazione delle geometrie sacrificali.


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n well

p substrate

polysilicon

n well

p substrate

a) b)

polysilicon

polysilicon mask

n well

p substrate

n well

p substrate

c) d)

Figura 7. a) Ossido di gate; b) deposizione del polisilicio; c) mascheratura; d) geometria finale.

n well

p substrate

n well

p substrate

a) b)

Figura 8. Fette pronte per la creazione delle zone diffuse: a) con ossido sottile sulle zone da drogare; b) senza ossido sottile sulle zone da drogare.


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n+ mask

n well

p substrate

n well

p substrate

n+ n+n+

a) b)

n+n+ n+

p+ mask

n well

p substrate

p+ p+p+ n+ n+n+

n well

p substrate

c) d)

p+ p+ p+ n+n+ n+

n well

p substrate

oxide

p+ p+p+ n+ n+n+

n well

p substrate

e) f)

Figura 9. a), b) Definizione e realizzazione delle zone diffuse n+; c), d) definizione e realizzazione delle zone diffuse p+; e) diffusione delle impurità (nei processi moderni tipicamente si effettua l’impiantazione ionica; f) protezione mediante ossido.


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contact mask

p+ p+ p+ n+n+ n+

n well

p substrate

p+ p+p+ n+ n+n+

n well

p substrate

a) b)

metal1 mask

metal1

p+ p+ p+ n+n+ n+

n well

p substrate

p+ p+p+ n+ n+n+

n well

p substrate

c) d)

oxide

p+ p+ p+ n+n+ n+

n well

p substrate

oxide oxide

p+ p+p+ n+ n+n+

n well

p substrate

e) f)

Figura 10. Apertura dei fori per i contatti e lavorazione del primo strato di metallizzazione (metal1).


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via mask

p+ p+ p+ n+ n+ n+

n well

p substrate

oxide

via mask

p+ p+p+ n+ n+n+

n well

p substrate

a) b)

p+ p+ p+ n+ n+ n+

n well

p substrate

oxide

p+ p+p+ n+ n+n+

n well

p substrate

c) d)

Figura 11. Apertura dei fori di via (nella colonna di sinistra lavorazione senza planarizzazione, nella colonna di destra lavorazione con planarizzazione).


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metal2

p+ p+ p+ n+ n+ n+

n well

p substrate

oxide metal2

p+ p+p+ n+ n+n+

n well

p substrate

a) b)

metal2 mask

metal2

p+ p+ p+ n+ n+ n+

n well

p substrate

oxide

metal2 mask

metal2

p+ p+p+ n+ n+n+

n well

p substrate

c) d)

p+ p+ p+ n+ n+ n+

n well

p substrate

oxide

p+ p+p+ n+ n+n+

n well

p substrate

e) f)

p+ p+ p+ n+ n+ n+

n well

p substrate

oxide

p+ p+p+ n+ n+n+

n well

p substrate

g) h)

Figura 12. Lavorazione del secondo livello di metallizzazione (nella colonna di sinistra lavorazione senza planarizzazione, nella colonna di destra lavorazione con planarizzazione).


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oxide

p+p+p+ n+n+n+

n well

p substrate

contatto n well ossido di gate

polisilicio(gate)

transistore NMOS transistore PMOS

contatto substrato

source drainossido di gate

source drain

VDD

in out

GND

a)

in

out

GND VDD b)

Figura 13. Struttura fisica (a) e corrispondente schema elettrico (b).

w = 0,6 µm

alluminio 40 mΩ/

w = 0,4 µm

alluminio 60 mΩ/

w = 0,3 µm

rame 50 mΩ/

w = 0,2 µm

rame 65 mΩ/

t = 0,7 µm t = 0,5 µm t = 0,4 µm t = 0,3 µm

Figura 14. Valori risultanti di RS per differenti strutture.

A

s s

A

Figura 15. Dimensioni associate al conduttore che va a costituire il contatto.


18

metal1

polisilicio

diffusioni

contatti

via1

metal2

via2

metal3

via3

metal4

via4

metal5

via5

metal6

Figura 16. Visione schematica dei differenti spessori di metallizzazione e dimensione dei contatti e via.

semiconduttore

t ossido conduttore h

l w

ossido conduttore

w

conduttore ht

l

l

w

a) b)

Figura 17. Condensatore a piatti piani paralleli costituito dalla successione dei materiali: a) conduttore – ossido – semiconduttore; b) conduttore – ossido – conduttore.


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LIVELLO 1

LIVELLO 2

LIVELLO 3

Figura 18. Esempio di disposizione di linee di interconnessione. Le linee sono disposte su tre livelli, separati da ossido (supposto trasparente).

p+p+p+ n+n+n+

n well

p substrate a)

n welldiffusione ndiffusione ppolisilicio

contattometal1viametal2 b)

Figura 19. Inverter CMOS: a) struttura fisica; b) layout.


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n well mask ..

active mask ..

polysilicon mask ..

n+ mask ..

p+ mask ..

contact mask ..

metal1 mask ..

via mask ..

metal2 mask ..

overglass

pad

..

Figura 20. Insieme delle maschere necessarie per la realizzazione dell’inverter; overglass è la maschera che permette di ricoprire tutta la fetta di ossido, tranne nei punti dove si avrà l’apertura dei pad per la connessione del circuito elettronico con altri dispositivi; normalmente quest’ultima maschera è un reticolo completo, mentre tutte le altre devono essere utilizzate a step sulla fetta.


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n well distance to n+

errore layout

possibile risultato

a) b)

Minimum gate extension (poly over active)

errore layout

possibile risultato

c) d)

Minimum size

errore layout

possibile risultato

e) f)

Minimum size

errore layout

possibile risultato

g) h)

Figura 21. Errori nel posizionamento delle maschere o nell’errato dimensionamento delle strutture/distanze.


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N-well RN1 Minimum size RN2 Minimum spacing

Active area RA1 Minimum size RA2 Minimum spacing RA3 N-well overlap of p+ RA4 N-well overlap of n+ RA5 N-well distance to n+ RA6 N-well distance to p+

Poly1 RP1 Minimum size RP2 Minimum spacing RP3 Minimum gate extension of poly over active RP4 Minimum poly-active edge spacing (poly outside active area)

Contact RC1 Minimum size RC2 Minimum poly contact spacing RC3 Minimum overlap of poly RC4 Minimum poly contact to metal1 edge spacing RC5 Minimum poly contact to active edge spacing RC6 Minimum active contact spacing (on the same active region) RC7 Minimum overlap of active region RC8 Minimum active contact to poly edge spacing RC9 Minimum overlap of metal1

Metal1 RM1 Minimum metal1 width RM2 Minimum metal1 spacing

Via RV1 Minimum size RV2 Minimum spacing RV3 Minimum metal1 overlap RV4 Minimum metal2 overlap

Metal2 RX1 Minimum metal2 size RX2 Minumim metal2 spacing

RN2/2

RV4

RV3

RC1

RC3 RM1

R16

RP1

RA3

RP4

RC7

RA1

RV1RC8

RA5

RM2

RC3

Figura 22. Esempi di regole di layout.

disposizione errata disposizione corretta

Figura 23. Strategie di distribuzione dei contatti (o dei fori di via) tra layer differenti.


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Figura 24. Contatti su regioni diffuse di source e di drain.

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