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Capitolo 1

La conversione Analogico/Digitale

Introduzione

Come già visto nell'introduzione, l’uso di strumentazione numerica per la

misura e l’elaborazione dei segnali elettrici corrispondenti alle più svariate

grandezze fisiche analogiche tra le molteplici esistenti nel mondo che ci circonda,

comporta la realizzazione di una importante e ineludibile operazione preliminare: la

conversione analogico/digitale; questa operazione funge da vero e proprio ponte di

collegamento tra il mondo analogico e il mondo numerico ed è realizzata mediante

dispositivi noti con l’acronimo ADC (Analog to Digital Converters). Nel seguito

vedremo nel dettaglio come questa operazione di conversione venga compiuta.

1.1 Il processo di conversione da analogico a digitale

Il processo di conversione da analogico a digitale è materialmente diviso in

tre fasi distinte: campionamento, quantizzazione e codifica, come evidenziato nella

successiva Figura 1.1.

Capitolo 1 Il campionamento

6

Figura 1.1 - Schema a blocchi del processo di conversione A/D.

Il campionamento corrisponde ad una discretizzazione del segnale lungo

l’asse temporale, la quantizzazione corrisponde ad una discretizzazione lungo l’asse

delle ampiezze e la codifica corrisponde all’assegnazione di un codice al campione

quantizzato che consente di memorizzarlo ed elaborarlo o di trasmetterlo a

distanza. La seconda linea verticale di Figura 1.1 indica chiaramente che il confine

tra i domini analogico e numerico è da intendersi localizzato a cavallo del blocco

intermedio di quantizzazione.

Vediamo ora nel dettaglio come vengono eseguite le tre operazioni di

campionamento, quantizzazione e codifica.

1.2 Il campionamento

Il campionamento è un’operazione indispensabile per la digitalizzazione di

un segnale analogico tempo continuo, anzitutto perché la memorizzazione di un

siffatto segnale nella sua interezza richiederebbe una capacità di memoria illimitata

anche per tratti comunque limitati di segnale. Inoltre il successivo processo di

quantizzazione richiede un tempo finito perché sia portato a termine1 e per evitare

che esso dia risultati inficiati da grossolani errori, deve essere applicato ad un

campione del segnale quanto più stabile possibile nel tempo; come vedremo meglio

nel seguito, infatti, la quantizzazione di un campione del segnale, per quanto veloce

1 Questo è vero qualunque sia l’architettura utilizzata per l’implementazione del quantizzatore.


7

possa essere, non è un’operazione istantanea, cioè essa richiede un tempo non

nullo perché sia portata a termine.

Nella sua forma più semplice il campionamento di un segnale tempo

continuo è realizzato acquisendo dei campioni del segnale ad istanti temporali che

siano multipli interi di un fissato periodo di campionamento che indicheremo con

Tc; questo tipo di campionamento è detto uniforme. Dato quindi un segnale x(t)

funzione della variabile continua tempo t, campionare x(t) significa ottenere una

sequenza )( CC Tkx ⋅ con k ∈ ( ≡ insieme dei numeri interi relativi). Seguendo

una convenzione di ampio uso nella letteratura dedicata all’elaborazione numerica

dei segnali, da questo punto in poi la sequenza )( CC Tkx ⋅ sarà indicata con la

notazione abbreviata [ ]Cx k .

Ribadiamo che in questa prima fase del processo di digitalizzazione ciò che

viene discretizzato è solo il tempo t; la sequenza di campioni così ottenuta è infatti

ancora continua lungo l’asse delle ampiezze ed è detta sequenza a modulazione

d’ampiezza di x(t) di periodo TC (dall’acronimo in lingua inglese PAM = Pulse

Amplitude Modulation). La successiva Figura 1.2 mostra schematicamente questo

processo:

Figura 1.2 – Illustrazione schematica del processo di campionamento: a) segnale tempo

continuo prima del campionamento, b) sequenza campionata (PAM)

Le linee orizzontali a tratteggio indicano che tanto il segnale tempo continuo

quanto la sequenza a modulazione d’impulso sono da intendersi di estensione

illimitata nel tempo; vedremo tra breve come queste assunzioni non siano

sostenibili per un impiego pratico della sequenza campionata finale.


8

1.2.1 Il campionamento ideale

Se supponiamo di disporre di un dispositivo in grado di eseguire un

campionamento istantaneo del segnale in un fissato istante temporale k Ct kT= ,

possiamo dare una rappresentazione matematica piuttosto elegante del processo di

campionamento; infatti in questo caso possiamo assimilare quest’ultimo alla

semplice moltiplicazione del segnale tempo continuo per un treno di delta di Dirac

p(t) periodico di periodo TC, come schematicamente mostrato nella successiva

Figura 1.3.

Figura 1.3 - Formalismo matematico alla base del processo di campionamento ideale.

L’operazione di moltiplicazione nel dominio del tempo )()( tptx ⋅ causa una

modulazione in ampiezza del treno di impulsi p(t)2; questo semplice quanto elegante

formalismo matematico ci consente di ricavare in modo immediato alcune

caratteristiche importanti del segnale campionato che ci saranno utili per fissare un

limite superiore per il periodo di campionamento TC.

2 Come noto, la distribuzione Delta di Dirac è caratterizzata dalla fondamentale proprietà

( ) 1 t dtε

ε

δ ε +

−

= ∀ ∈∫ ; una distribuzione 1 ( ) ( )t A tδ δ= ha ampiezza A nel senso che

l’integrale precedente è pari ad A.


9

Se spostiamo la nostra attenzione al dominio della frequenza e se ricordiamo

un risultato fondamentale della Teoria dei Segnali ([1]), giungiamo ad un primo

interessante risultato. Sappiamo infatti che l’operazione di moltiplicazione di due

segnali nel dominio del tempo equivale all’operazione di convoluzione tra i rispettivi

spettri nel dominio della frequenza; se usiamo la convenzione di indicare lo spettro

di un segnale come una funzione della frequenza avente nome uguale a quello del

segnale nel dominio del tempo ma reso al maiuscolo, possiamo infatti scrivere:

( ) ( ) ( ) ( )Fx t p t X f P f⎯⎯→⋅ ∗←⎯⎯

dove il simbolo F⎯⎯→←⎯⎯ indica l’operazione di trasformazione di Fourier e il simbolo

∗ indica l’operazione di convoluzione data da:

∫∫+∞

∞−

+∞

∞−

−⋅=∗=−⋅=∗ ϕϕϕϕϕϕ dfXPfXfPdfPXfPfXdef

)()()()( )()()()(

Richiamiamo ora altri due risultati della Teoria dei Segnali ([1]) che ci

saranno utili nel seguito:

1. la trasformata di Fourier di un treno di impulsi ideali (Delta di Dirac) di

ampiezza A e periodico di periodo TC è ancora un treno di impulsi di

periodo fC = 1/TC e ampiezza A/TC :

( ) ( ) ( ) ( )FC C

k Z k ZC

Ap t A t - kT P f f - kfT

δ δ∈ ∈

⎯⎯→= ⋅ = ⋅←⎯⎯∑ ∑

2. la convoluzione di una qualsiasi funzione ( )f ⋅ con una funzione Delta di

Dirac traslata è la stessa funzione ( )f ⋅ traslata a cavallo dell’impulso:

0( ) ( 0) ( )f t t t f t tδ∗ ± = ±

Dati questi ultimi due risultati, per lo spettro di frequenza della sequenza

campionata xC[k] possiamo senz’altro scrivere:


10

( ) ( ) ( ) ( )C C Ck k

X f X f f - kf X f - kfδ∈ ∈

= ∗ =∑ ∑ 3

Vediamo quindi che lo spettro di frequenza della sequenza campionata è

semplicemente una replica periodica di periodo fC = 1/TC dello spettro del segnale

tempo continuo disponibile all’ingresso del campionatore ideale; come possiamo

facilmente intuire osservando la successiva Figura 1.4 questo risultato è tuttavia

rigorosamente vero se e solo se è rispettata una condizione fondamentale relativa al

contenuto armonico del segnale tempo continuo x(t). Infatti le varie repliche

spettrali non si sovrapporranno tra loro ad inficiare irrimediabilmente il risultato

del campionamento solo se tale spettro è limitato in banda a frequenze minori o al

più uguali alla frequenza limite 2/fF Cf = ; questa frequenza limite è detta

frequenza di folding4. Quest’ultimo risultato è noto come Teorema di Shannon e

costituisce un risultato classico della teoria dei segnali tempo discreti.

Figura 1.4 - Analisi nel dominio della frequenza di un segnale campionato; caso in cui fC>2fM.

3 N.B.: In questa relazione si è soppresso un fattore moltiplicativo pari a A/Tc, dove A è l’ampiezza del treno di impulsi usato per eseguire il campionamento; questo ci consente di semplificare la notazione ed è formalmente giustificabile in quanto è sempre possibile immaginare la presenza di un blocco di amplificazione di guadagno numericamente pari a Tc/A disposto in serie alla catena di elaborazione interna al campionatore.

4 La parola inglese folding significa, infatti, ripiegamento e dalla Figura 1.5 risulta evidente che il contenuto armonico dello spettro del segnale x(t) sembra ripiegarsi attorno a fC/2 a frequenze maggiori di questo limite.


11

Figura 1.5 - Caso di segnale campionato impropriamente (fC<2fM).

L’errore dovuto alla sovrapposizione di repliche spettrali adiacenti nello

spettro della sequenza campionata è detto errore di aliasing e può essere evitato in

due modi distinti:

1. Se lo spettro del segnale tempo continuo è limitato in banda si può

aumentare fC fino ad allontanare le repliche sull’asse delle frequenze

quanto basta per evitare le interferenze; questo accorgimento,

quantunque funzionale, aumenta la quantità di campioni estratti dal

segnale per unità di tempo e comporta quindi un aumento del flusso di

dati cui sono assoggettati tutti i componenti a valle del campionatore.

Ciò significa, ad esempio, che sarebbe necessario un quantizzatore più

veloce e questo, come vedremo a breve, comporterebbe una limitazione

della risoluzione dello stesso; ovviamente anche la capacità di memoria

richiesta per la memorizzazione della sequenza e la capacità

computazionale degli eventuali dispositivi di elaborazione posti a valle

dovrebbero essere adeguati al trattamento della aumentata mole di dati

in arrivo.

2. si può limitare il contenuto armonico del segnale applicato all’ingresso

del campionatore impiegando un apposito filtro passa-basso detto filtro

anti-aliasing. Quest’ultima soluzione è di gran lunga la più diffusa nella

realtà applicativa; d’altronde va considerato che l’impiego di un filtro

anti-aliasing è comunque indispensabile perché anche un segnale con

contenuto armonico “utile” limitato in banda contiene sempre segnali

spuri ad ampia banda come è, ad esempio, il rumore dovuto ai

dispositivi elettronici usati negli amplificatori di segnale.


12

Notiamo che una sequenza [ ]Cx k di lunghezza infinita ottenuta

campionando nel rispetto del teorema di Shannon un segnale tempo-continuo

consente di ricostruire esattamente il segnale stesso per semplice filtraggio passa

basso della stessa sequenza; a tale scopo sarebbe, in teoria, sufficiente applicare

alla sequenza un filtro con banda di transizione sufficientemente stretta, comunque

interamente contenuta nel range di frequenze [fM, fC/2] (cfr. Figura 1.4). Poiché i

filtri analogici reali hanno bande di transizione di ampiezza non nulla e poiché

l’eccessiva restrizione di quest’ultima comporta sempre serie alterazioni delle fasi

delle componenti armoniche del segnale di ingresso poste in prossimità dei confini

della banda passante, sarà comunque necessario adottare frequenze di

campionamento tali da tenere le varie repliche spettrali a distanza sufficiente lungo

l’asse delle frequenze, in modo da consentire l’ottenimento di risultati soddisfacenti

anche con filtri di ordine contenuto.

Tuttavia per ricostruire esattamente il segnale corrispondente ad una

sequenza campionata sarebbe necessario filtrare quest’ultima mediante un filtro

passa basso ideale; poiché questo ha una risposta all’impulso di lunghezza infinita

[una funzione ( )sinc ⋅ ], per ottenere un segnale di uscita valido si dovrebbero

elaborare infiniti campioni di ingresso, quindi aspettare un tempo infinito e ciò è,

ovviamente, improponibile!

D’altronde, nella maggior parte dei casi, il troncamento tout-court della

sequenza di ingresso ad un numero finito di campioni porterebbe alla comparsa di

sicuri ed inevitabili fenomeni di aliasing nel dominio della frequenza. Per

giustificare questa asserzione è sufficiente ricordare dalla Teoria dei Segnali che lo

spettro di un segnale di durata temporale limitata ha estensione illimitata in

frequenza ([1]); questo significa che le repliche dello spettro di un siffatto segnale

generate dall’operazione di campionamento si sovrapporrebbero sempre e

comunque qualunque fosse la frequenza di campionamento usata. L’unico caso in

cui è possibile ricostruire esattamente un segnale dallo spettro complesso a partire

da un numero finito di suoi campioni è quando sussistono (contemporaneamente)

le seguenti due condizioni:

1. lo spettro del segnale è dato dalla somma di un numero finito di

armoniche con frequenze che stiano tra loro a due a due in rapporto

razionale.


13

2. il campionamento è eseguito in modo sincrono, ossia in modo che

nella sequenza campionata sia compreso un numero intero di periodi

del segnale di partenza.

In tutti gli altri casi per limitare5 gli effetti deleteri dovuti alla limitatezza

della lunghezza delle sequenze campionate è comune nella realtà applicativa il

ricorso a finestre di pesatura in grado di limitare il contenuto armonico ad alta

frequenza dello spettro del segnale in uscita dal campionatore. La letteratura

scientifica in questo ambito è piuttosto ampia; esistono infatti numerosissime

funzioni finestra impiegate nella realtà applicativa attuale. E’ necessario notare che

anche la scelta di una funzione finestra piuttosto che di un’altra è il risultato di un

compromesso tra due esigenze contrastanti; infatti l’applicazione di una finestra di

pesatura ai dati, essendo un’operazione di moltiplicazione nel dominio del tempo,

corrisponde alla convoluzione tra i rispettivi spettri nel dominio della frequenza.

Una finestra di pesatura però, avendo durata limitata nel tempo, ha uno

spettro di estensione illimitata che è, tipicamente, costituito da un lobo principale a

bassa frequenza e da una serie (infinita) di lobi secondari ad alta frequenza di

ampiezza progressivamente decrescente (si veda la Figura 1.6 per i grafici degli

spettri di ampiezza di una piccola selezione di finestre di pesatura comunemente in

uso nella elaborazione numerica dei segnali).

L’operazione di convoluzione tra gli spettri del segnale e della finestra

comporta quindi due effetti di interferenza distinti e complementari l’uno all’altro:

una interferenza a corto raggio dovuta al lobo principale che tende a confondere tra

loro armoniche vicine dello spettro del segnale e una interferenza a lungo raggio

dovuta ai lobi secondari che comporta una dispersione di energia delle singole

armoniche a frequenze elevate. Il primo fenomeno di interferenza limita la

risoluzione di frequenza finale ad un valore minore o uguale alla larghezza del lobo

principale6; il secondo pone un limite superiore all’accuratezza raggiungibile nella

stima dell’ampiezza delle armoniche dello spettro del segnale. Questi due fenomeni

sono complementari l’uno all’altro, nel senso che un ampio lobo principale (bassa

risoluzione spettrale) sarà associato a code laterali decadenti più rapidamente

(elevata risoluzione di ampiezza) mentre un lobo principale stretto (elevata

5 Si badi bene, <per limitare>, non per eliminare!


14

risoluzione di frequenza) corrisponderà a code laterali decadenti più lentamente

(elevato errore di ampiezza); per una verifica qualitativa di questo fenomeno si veda

ancora la Figura 1.6.

Queste, ovviamente, sono problematiche piuttosto importanti in una

disciplina come le Misure Elettriche che vede un uso sempre più diffuso della

elaborazione numerica del segnale nella moderna strumentazione digitale.

Figura 1.6 – Spettri di frequenza di alcune finestre di pesatura usate in elaborazione numerica

dei segnali.

1.2.2 Il campionamento reale

Sin qui abbiamo considerato il caso di un campionatore ideale, in grado,

cioè, di ottenere campioni istantanei perfettamente equispaziati del segnale tempo

continuo applicato al suo ingresso; nella realtà applicativa un siffatto dispositivo è

del tutto irrealizzabile e molteplici sono le cause di nonidealità dei dispositivi reali.

In questo paragrafo vedremo una trattazione più realistica del processo di

campionamento che ci condurrà alla definizione di un modello per questo

importante stadio di un sistema di conversione analogico/digitale.


15

1.2.2.1 Analisi semplificata

Se ci si limita ad una analisi piuttosto approssimata del funzionamento dei

dispositivi reali di campionamento si possono estendere ad essi adattandoli

opportunamente i risultati appena ottenuti per il caso di campionamento ideale; ciò

è possibile se ci si limita a considerare una sola delle cause di nonidealità: il tempo

di apertura finito del campionatore. Un campionatore reale, infatti, non può

restituire un campione istantaneo del segnale analogico di ingresso ma ne fornisce

un valore che dipende in modo più o meno complesso dall’andamento del segnale in

un intervallo di tempo finito che, per il momento, riterremo iniziare nell’istante

teorico di campionamento. Anche se le moderne tecnologie elettroniche consentono

di realizzare campionatori con tempi di apertura dell’ordine della decina di

nanosecondi, l’effetto del tempo di apertura finito non è trascurabile.

Vediamo come si esegue l’analisi di un siffatto dispositivo; è sufficiente

osservare che un tempo di apertura non nullo del campionatore corrisponde alla

moltiplicazione del segnale tempo continuo per un treno periodico di impulsi di

durata finita τ e di periodo TC. Poiché si tratta di un segnale periodico, il suo spettro

di frequenza è costituito da un treno di impulsi modulato in ampiezza dallo spettro

del segnale corrispondente ad un singolo periodo dello stesso segnale ([1]); la

restrizione ad un singolo periodo del segnale di campionamento ed il relativo

spettro sono riportati in Figura 1.7, mentre lo spettro del segnale periodico è

riportato in Figura 1.8.

Figura 1.7 - Impulso rettangolare e relativo spettro di frequenza.


16

Figura 1.8 - Treno di impulsi di ampiezza finita e relativo spettro di frequenza; lo spettro è a

righe in quanto il segnale è periodico.

Anche in questo caso la sequenza campionata avrà uno spettro costituito da

repliche dello spettro del segnale tempo continuo originale disposte a cavallo di

multipli interi della frequenza di campionamento; tuttavia ora c’è una differenza

sostanziale rispetto al caso di campionamento ideale: le varie repliche spettrali

saranno scalate in ampiezza di un fattore progressivamente decrescente.

Ovviamente anche la replica in banda base dello spettro del segnale sarà

interessata da una certa distorsione a causa del progressivo decadimento del lobo

principale della funzione ( )sinc ⋅ ; tuttavia se CTτ questo effetto non è molto

significativo.

Un effetto piuttosto serio di questa nonidealità è però la dispersione

spettrale (o leakage) causata dai lobi secondari della funzione ( )sinc ⋅ ; esso estende

teoricamente all’infinito lo spettro del segnale e questo provoca inevitabili

interferenze da aliasing nel dominio della frequenza. Ancora una volta, tuttavia, gli

effetti sono tollerabili se CTτ .

Se l’unica causa di nonidealità fosse quella del tempo di apertura non nullo

si otterrebbe comunque un piccolo vantaggio nella ricostruzione del segnale tempo

continuo dalla sequenza campionata; il fatto che le repliche secondarie abbiano

ampiezza decrescente consente di utilizzare filtri di ricostruzione con caratteristiche

meno stringenti a parità di frequenza di campionamento.


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1.2.2.2 Analisi avanzata

Il tempo di apertura non nullo è solo una delle molteplici cause di non

idealità nel comportamento dei campionatori reali; in questo paragrafo

analizzeremo in dettaglio tutte le altre cause e giungeremo ad una espressione

completa della sequenza di campionamento reale.

Cominciamo con l’osservare che essendo il segnale di campionamento

generato da dispositivi non ideali7 non ci si può certamente aspettare una assoluta

precisione e invariabilità temporale nel suo periodo, ossia nell’intervallo di

campionamento; in effetti il treno di impulsi di campionamento deve essere inteso

come un processo casuale e sarà, per questo, caratterizzabile solo statisticamente.

Ad esempio lo stesso periodo di campionamento reale CT∼

, come manifestazione di

un processo casuale, sarà caratterizzato da una certa funzione densità di

probabilità ( )C

CT

f T∼

∼, da un valore atteso CE T⎡ ⎤

⎢ ⎥⎣ ⎦

∼ e da una deviazione standard

CTσ ∼ ;

ovviamente sarebbe desiderabile che fosse C CE T T⎡ ⎤ =⎢ ⎥⎣ ⎦

∼8 e 0

CTσ =∼ , ma ciò

purtroppo non è vero neanche per il più accurato dei generatori di impulsi.

Per verificare quanto appena detto è sufficiente eseguire più acquisizioni

ripetute dello stesso segnale nelle medesime condizioni; questo richiede anzitutto la

sincronizzazione della base dei tempi con il segnale mediante un circuito di trigger

di elevata precisione. Supponiamo allora di acquisire M record distinti di dati

ciascuno costituito da N campioni.

Si osserverà che gli istanti di campionamento saranno sempre diversi da

scansione a scansione; dunque anche se il segnale campionato fosse generato da

una sorgente perfetta, ossia del tutto priva di rumore, e se il quantizzatore che

7 Lo stadio di un dispositivo di campionamento che genera il treno di impulsi di campionamento è detto base dei tempi ed è costituito da un oscillatore di elevata accuratezza (normalmente al quarzo) e stabilità nel tempo e compensato per gli effetti di variabili di influenza quali la temperatura e l’umidità. Normalmente questo stadio è costituito da un oscillatore primario ad elevata frequenza e da un divisore programmabile a PLL per l’ottenimento di frequenze di campionamento variabili.

8 In realtà un valore di CE T⎡ ⎤⎢ ⎥⎣ ⎦

∼ diverso dal periodo di campionamento ideale sarebbe comunque

accettabile in quanto compensabile con una opportuna operazione di calibrazione.


18

segue il campionatore fosse ideale, i campioni dei vari record acquisiti

corrispondenti allo stesso istante di campionamento nominale sarebbero diversi tra

loro. Per rendere conto di ciò in una analisi accurata del fenomeno, il k-esimo

istante di campionamento reale (k = 1, 2, ..., N) della i-esima acquisizione ripetuta

(i=1, 2, ..., M), che indicheremo con ,k iτ , può essere visto come somma dell’istante di

campionamento ideale kt e di un termine di errore casuale ,k ie :

, ,k i k k it eτ = + .

Gli M treni di impulsi corrispondenti ai vari record acquisiti costituiscono

dunque delle realizzazioni di un processo casuale; in generale, dunque, il k-esimo

istante di campionamento reale kτ è una variabile casuale ed è conveniente

esprimerla come somma dell’istante di campionamento nominale (o ideale) kt e di

un termine di errore casuale ke :

k k kt eτ = +

E’ poi conveniente scindere ke in due componenti distinte: una sistematica

e l’altra puramente casuale; la componente sistematica è data da

[ ] [ ] [ ] ,1

1 M

Sk k k k k k k i kM i

E E e E t E t lim tM

τ τ τ→+∞

=

= = − = − = −∑

mentre la componente casuale è data da

Ck k SkE e E= − .

Con questa notazione l’istante di campionamento reale è dato da:

k k Sk Ckt E Eτ = + +

Il fatto che l’errore sistematico sull’istante di campionamento reale dipenda

esclusivamente dall’indice k o, il che è lo stesso, dal solo istante di campionamento

ideale k Ct kT= , ci consente di scrivere ( )k k Ckg t Eτ = + , con ( )g ⋅ funzione non

lineare ad un solo valore del tempo t che approssima più o meno bene una retta di


19

pendenza unitaria nel piano ( ),t τ come in Figura 1.9. Se ( )g ⋅ fosse nota (il che

non è anche se essa rappresenta un errore sistematico), con una semplice

operazione di regressione lineare potremmo definire coefficiente angolare e

intercetta di una sua retta interpolante nel senso dei minimi quadrati; se

indichiamo con S∆ la differenza tra la pendenza della retta interpolante e la

pendenza della caratteristica ideale (pari a 1), e con D la sua intercetta sull’asse

delle ordinate (Figura 1.10), possiamo scrivere:

( )( ) 1 ( )k k Ck k k Ckg t E S t D tbd t Eτ = + = + ∆ ⋅ + + +

Nella precedente:

• S∆ è detto errore di velocità di spazzolamento (sweep speed error) ed è

l’errore sistematico sulla frequenza di campionamento,

• D è detto errore di ritardo del trigger (trigger delay error) ed è l’errore

sistematico sull’istante di effettiva partenza del campionamento dopo

l’istante nominale t0 = 0;

• ( )ktbd t è detto errore di distorsione della base dei tempi (timebase distortion

error) e rende conto della distorsione esistente rispetto alla retta interpolante

della caratteristica.

Queste tre quantità sono effettivamente errori che, anche se sistematici, non

sono mai completamente noti; se lo fossero si potrebbero correggere mediante

opportune elaborazioni numeriche sui dati ottenuti dal campionamento. Purtroppo

essi possono essere solo stimati (per maggiorazione) in base alle specifiche di

accuratezza fornite dal costruttore del dispositivo. Tuttavia non sempre queste

ultime sono complete; spesso viene fornita la sola incertezza sulla velocità di sweep

US e vengono invece omesse le incertezze di ritardo del trigger UD e di distorsione

della base tempi Utbd.


20

Figura 1.9 – Illustrazione dell’errore sistematico sull’istante di campionamento.

Figura 1.10 – Decomposizione dell’errore sistematico sull’istante di campionamento.

L’errore casuale dell’istante di campionamento CkE viene per convenzione

ulteriormente scisso in due addendi:

• lo jitter del trigger iJt che è il valore atteso degli errori casuali su tutti i

campioni di una data sequenza:


21

[ ] ,1

1 Ndef

i Ck Ck iN kJt E E lim E

N→+∞=

= = ∑

esso è dunque costante per un dato record e il pedice i serve a

ricordarcelo.

• lo jitter dell’istante di campionamento ,k iNt dato da:

,k i Ck iNt E Jt= −

e quest’ultimo è anche noto come rumore di fase o incertezza di apertura.

Se D quantifica il ritardo (sistematico) con cui il campionamento parte dopo

l’istante effettivo di trigger, iJt quantifica la variazione (aleatoria) di questo istante

attorno a D in più acquisizioni distinte. Il rumore di fase, invece, quantifica

l’ulteriore variazione casuale degli effettivi istanti di campionamento in più

acquisizioni distinte attorno ai valori dati dalla relazione

( ), 1 ( )k i k i kS t D Jt tbd tτ = + ∆ + + + .

In definitiva il k-esimo istante di campionamento della i-esima acquisizione

di una serie di M acquisizioni tutte ripetute nelle stesse identiche condizioni è dato

da:

( ), ,1 ( )k i k k i k iS t D tbd t Jt Ntτ = + ∆ + + + +

Dei due termini aleatori iJt e ,k iNt si possono valutare le rispettive varianze

che possono fungere da utili indicatori delle accuratezze delle rispettive quantità:

( )22

1

1 M

Jti tiM i

lim JM

σ→+∞

=

= ∑

( ),

22,

1

1k i

M

Nt k iM i

lim NtM

σ→+∞

=

= ∑


22

In definitiva, dato il segnale analogico tempo continuo x(t), dopo il

campionamento invece di avere la sequenza ideale [ ] ( ) ( )C kx k x kT x t= = abbiamo la

sequenza alterata

,[ ] (1 ) ( )k k i k ix k x S t D tbd t Jt Nt⎡ ⎤= + ∆ ⋅ + + + +⎣ ⎦∼

Gli errori più semplici da analizzare sono senz’altro quello di ritardo del

trigger D e quello di velocità dello sweep ∆S; infatti il primo causa una traslazione

nel tempo di D secondi della sequenza campionata rispetto a quella ideale, mentre il

secondo causa il fenomeno duale, ossia una traslazione in frequenza di C

ST∆

hertz di

tutte le componenti armoniche.

L’errore di distorsione della base dei tempi tbd(t) causa una modulazione di

fase del segnale campionato rispetto a quello reale; come noto dalla Teoria dei

Segnali questo tipo di modulazione implica una variazione di frequenza ma, a

differenza del caso dell’errore di sweep, essa è solo locale nel tempo. Mediamente la

frequenza del segnale campionato oscilla attorno al valore vero rimanendo confinata

in un certo intorno di quest’ultimo. Nella Figura 1.11 è riportato un esempio di

funzione tbd(t) e in Figura 1.12 è riportato l’effetto da esso prodotto.

Figura 1.11 – funzione tbd(t) che genera la distorsione di Figura 1.12.


23

Figura 1.12 – Effetto della tbd(t) riportata in Figura 1.11.

Ben più complessa è l’analisi dell’errore introdotto dal rumore di fase; in

Figura 1.13 è riportato il risultato del campionamento del segnale sinusoidale delle

figure precedenti con una base tempi affetta da solo rumore di fase di varianza pari

a 225 CT , molto elevata al solo scopo di rendere graficamente evidenti i suoi effetti. A

prima vista si potrebbe pensare ad un segnale inquinato da rumore di ampiezza,

ma le cose stanno in modo molto diverso; anzitutto si può verificare facilmente che

il rumore sovrapposto tende ad assumere valore nullo in prossimità dei punti a

derivata nulla del segnale (punti di massimo e di minimo assoluti o relativi) e valore

massimo in prossimità dei punti a derivata massima (passaggi per lo zero per il

caso di segnale sinusoidale). Per il caso di Figura 1.13 l’errore è riportato in Figura

1.14.


24

Figura 1.13 – Effetto di un rumore di fase di varianza pari a 225 CT .

Intuitivamente questo fenomeno si spiega osservando che un’assegnata

deviazione dall’istante di campionamento ideale causa un errore rilevante quando il

segnale varia velocemente e praticamente nullo se il segnale è costante o quasi.

L’analisi teorica approfondita degli effetti del rumore di fase porta a concludere che

in sua presenza la sequenza di uscita risulta inquinata da un rumore non

stazionario di varianza quantificabile solo in casi particolari.

Figura 1.14 – Differenza tra la sequenza reale e quella ideale per il caso di Figura 1.13.


25

L’errore introdotto dal rumore di fase è solo parzialmente correggibile

mediante media di più acquisizioni consecutive; si dimostra infatti che, se il

numero di medie è sufficientemente alto, questo processo causa il filtraggio della

sequenza di uscita con la funzione densità di probabilità del rumore di fase.

Tipicamente la funzione densità di probabilità del rumore di fase è gaussiana (a

media nulla per quanto sopra detto) e il filtraggio che ne risulta è quindi passa-

basso9; si verifica facilmente che la frequenza di taglio del filtro è 0.13

COs

fσ

hertz.

Per segnali sinusoidali puri questo filtraggio si traduce in una attenuazione più o

meno marcata in funzione della frequenza del segnale e della varianza del rumore di

fase; invece per segnali complessi con contenuto armonico significativo ad alta

frequenza, gli effetti potrebbero essere più significativi. Caso tipico è quello dei

segnali digitali che presentano discontinuità finite di valore; in questo caso il

segnale risultato della media presenterà delle tipiche smussature proprio in

corrispondenza delle discontinuità. La Figura 1.15, ad esempio, riporta il risultato

della media di 500 record di un segnale ad onda quadra perfetta (tempi di

transizione nulli) di f = 0.25 Hz campionato a fC = 625 Hz con un segnale avente un

rumore di fase di deviazione standard pari a 0.08 s; la frequenza di taglio del filtro

passa basso equivalente alla operazione di media è 1.62 COf Hz .

L’arrotondamento degli spigoli e la modificata pendenza dei fronti di salita e discesa

è piuttosto evidente e in un caso reale sarebbe causa di errori considerevoli sulle

misure dei tempi di transizione.

9 Per definizione un impulso gaussiano è una funzione della forma ( )2( )g t exp tπ= − e per un teorema

della Teoria dei Segnali ([1]) è noto che la trasformata di Fourier di una siffatta funzione è ancora un

impulso gaussiano: ( ) ( )2 2Fexp t exp fπ π− − ; una variabile gaussiana di media 0 e varianza

2σ ha

però funzione densità di probabilità 2

2

1( )

22

tf t exp

σπσ= −

⎛ ⎞⎜ ⎟⎝ ⎠

; per determinarne la trasformata di

Fourier sfruttiamo la nota proprietà di time scaling:

( )( )1( ) F F

g t gfG f a t G con a

a a⎛ ⎞⇒ ⋅ ∈⎜ ⎟⎝ ⎠

.

Si ha quindi: ( )2 2 2( ) 2( )Ff t expF f fπ σ−=


26

Figura 1.15 – Risultato della media di più record di un segnale ad onda quadra campionato

con una base tempi affetta da significativo rumore di fase (vedi testo ↑).

1.2.3 Dispositivi fisici per il campionamento

Nella reatà applicativa i dispositivi che realizzano la funzione di

campionamento sono detti Sample and Hold Amplifiers (SHA, amplificatori di

campionamento e tenuta) o Track and Hold Amplifiers (THA, amplificatori di

inseguimento e tenuta) e sono disponibili sia come dispositivi stand-alone in forma

di circuito integrato sia direttamente integrati all’interno degli ADC ([6], [7], [8]).

Lo schema di principio di uno SHA è il seguente:

Figura 1.16 - Schema di principio di uno SHA o di un THA.


27

Il circuito è costituito dai seguenti elementi:

• un condensatore CH che implementa la funzione di memoria del valore

del segnale all’ingresso dell’ADC durante la fase di quantizzazione;

• un interruttore a comando elettronico S che consente di eseguire

l’operazione di campionamento e ritenzione del valore del segnale di

ingresso ad un certo istante temporale; convenzionalmente uno stato

logico 1 del segnale di controllo CTRL causa la chiusura di S.

• un amplificatore operazionale A che ha la funzione di separatore di

impedenza;

Il circuito può funzionare secondo due modalità distinte:

• modalità di tracking durante la quale l’interruttore S è chiuso e la

tensione ai capi di CH, quindi anche quella al terminale di uscita, è una

riproduzione più o meno fedele della tensione di ingresso in funzione

delle specifiche di errore dello SHA. Questa modalità è in realtà

caratteristica dei soli THA mentre negli SHA propriamente detti, per i

quali il segnale di controllo è accoppiato in alternata, l’interruttore S

resta chiuso solo per un brevissimo intervallo di tempo in corrispondenza

della transizione 0→1 di CTRL e questa modalità è detta di sample.

Quando il segnale di controllo è accoppiato in continua ad S i due tipi di

campionatori sono indistinguibili l’uno dall’altro; gli SHA sono

normalmente utilizzati in applicazioni ad alta frequenza di

campionamento ([8]).

• modalità di mantenimento (hold) durante la quale l’interruttore S è aperto

e la tensione ai capi di CH mantiene stabilmente il valore raggiunto

immediatamente prima dell’apertura di S.

La funzione dello SHA in un sistema di conversione analogico/digitale è

fondamentale; infatti il processo di quantizzazione che vedremo nel seguito non è

istantaneo anche nel caso di ADC di tipo Flash, ossia la più veloce tra le

architetture di ADC oggi disponibili; se il segnale di ingresso all’ADC continuasse a

variare durante il processo di conversione si verificherebbero errori significativi

anche in presenza di segnali di frequenza molto bassa rispetto alla frequenza di


28

campionamento. Un semplice esempio numerico può servire a verificare che uno

SHA è praticamente indispensabile:

supponiamo di applicare un segnale sinusoidale di frequenza f direttamente

all’ingresso di un ADC bipolare con risoluzione di N bit (cfr. paragrafo 1.3 a pag. 35) e

che l’ampiezza di picco del segnale di ingresso sia pari al range dinamico (fondo

scala) dell’ADC:

(2 1)( ) (2 ) (2 )2 2

NFSR

INV LSBV t sin ft sin ftπ π−

= =

Come noto, un segnale sinusoidale assume la massima velocità di variazione in

corrispondenza del passaggio per lo zero della forma d’onda:

0( ) 0

( ) ( )(2 1) (2 ) (2 1)

IN

N NIN INtMAX V t

dV t dV tf LSB cos ft f LSB

dt dtπ π π

==

= = − ⋅ = −

quindi se ∆T è il tempo che l’ADC impiega per portare a termine la conversione, la

variazione massima del segnale sarà pari a , (2 1)NIN MAXV f LSB Tπ∆ = − ⋅ ∆ ; la

conversione non sarà corretta se questa variazione supera il valore limite di ½ LSB,

quindi se la frequenza del segnale è maggiore di:

, 0.5 1(2 1) (2 1) 2 (2 1)

IN MAXMAX N N N

V LSBfLSB T LSB T Tπ π π

∆= = =

− ∆ ⋅ − ⋅ ∆ ⋅ − ⋅ ∆

Per un ADC a N=12 bit e con un tempo di conversione ∆T=1µs, la massima frequenza

ammessa sarebbe quindi di appena 38.9 Hz, quando il limite teorico previsto dal

teorema di Shannon è invece di ben 500 kHz!


29

Figura 1.17 – Forme d’onda corrispondenti al funzionamento di uno SHA (in rosso) e di un THA

(in verde) ideali

Le forme d’onda corrispondenti al funzionamento di uno SHA e di un THA

ideali sono riportate in Figura 1.17; un siffatto dispositivo è in grado di inseguire

fedelmente il segnale di ingresso quando è nella fase di tracking e di memorizzarne

il valore senza alcun errore, senza alcun ritardo dall’imposizione del comando di

hold e per un tempo indefinito. Tuttavia un THA reale presenta diversi problemi che

portano ad alterazioni della forma d’onda del segnale di uscita; i principali errori

sono i seguenti:

• Errori nella transizione dallo stato di tracking a quello di hold. Questi

errori sono generalmente dominati dal ritardo all’apertura

dell’interruttore S a partire dall’istante di effettiva transizione 1→0 del

segnale di controllo; questo significa che il segnale di ingresso continuerà

ad influenzare quello di uscita anche dopo che il comando di hold è stato

imposto. In altre parole l’istante di campionamento effettivo non coincide


30

con quello nominale e questo è causa di rilevanti errori nel caso di

ingressi rapidamente variabili.

• Errori nella fase di hold. Idealmente nello stato di hold l’uscita dovrebbe

permanere indefinitamente al valore raggiunto un istante prima della

transizione tracking→hold; in uno THA reale però il segnale di uscita

subisce una deriva più o meno rapida a causa di diversi fattori:

l’interruttore S, ad esempio, non realizza un perfetto isolamento tra

ingresso ed uscita quando è aperto, soprattutto per segnali rapidamente

variabili; S infatti è comunemente realizzato con dispositivi MOS che

presentano capacità parassite tra ingresso ed uscita. Inoltre il dielettrico

del condensatore CH presenterà sempre un angolo di perdita non nullo, il

che significa che esso tende a scaricarsi. Come vedremo in seguito,

inoltre, nonostante quello di Figura 1.16 sia solo uno schema di

principio, nella realtà applicativa gli SHA sono piuttosto simili ad esso

soprattutto nella sezione di uscita; questo significa che la corrente di

polarizzazione di ingresso dell’amplificatore operazionale contribuisce

alla deriva della tensione ai capi di CH. La deriva della tensione ai capi

del condensatore può essere sia positiva che negativa in funzione del

segno della corrente parassita complessiva IL. Per una data capacità del

condensatore CH la deriva della tensione ai suoi capi in un intervallo di

tempo T∆ è data da:

L

H

IV T

C∆ = ∆

Poiché (normalmente) il condensatore CH è connesso esternamente

all’SHA dall’utente finale, è sempre possibile far sì che l’errore di deriva

sia adeguato alle esigenze della specifica applicazione. Osservando la

precedente relazione si potrebbe pensare che sia possibile utilizzare un

condensatore di capacità comunque elevata, per ottenere errori di deriva

arbitrariamente piccoli; questo purtroppo non è vero in quanto al

crescere di CH aumenta anche il tempo di acquisizione. Normalmente,

infatti, a monte dell’interruttore S è presente un ulteriore amplificatore

operazionale connesso ad inseguitore e questo limita la massima

corrente disponibile per la carica di CH (slew-rate finita).


31

Normalmente il contributo dominante alla corrente di dispersione IL è

dovuto alla corrente di polarizzazione di ingresso dell’amplificatore

operazionale di uscita; questo spiega perché per questa funzione si

preferisce impiegare operazionali con stadio di ingresso a FET.

• Errori nella transizione dallo stato di hold a quello di tracking. Questo

errore è principalmente dovuto al settling-time del segnale di uscita,

ossia al tempo necessario affinché esso rientri e permanga

definitivamente in una banda di specificata ampiezza centrata attorno al

valore nominale; a causa di ciò il tempo di apertura dell’SHA non potrà

essere inferiore ad un limite dipendente proprio dall’accuratezza finale

richiesta al segnale di uscita.

• Errori nella fase di tracking. La resistenza offerta dall’interruttore S nello

stato di ON è sempre non nulla e ciò significa che il segnale ai capi di CH

potrà solo inseguire il segnale di ingresso senza mai uguagliarlo

esattamente. Alcuni SHA, inoltre, consentono di impostare un guadagno

non unitario mediante appositi resistori esterni; ovviamente anche questi

ultimi possono essere responsabili di errori aggiuntivi a causa delle

rispettive tolleranze.

Le realizzazioni circuitali reali di uno SHA sono sostanzialmente di soli tre

tipi distinti e sono riportare nelle successive figure.

La realizzazione in anello aperto (Figura 1.18) è la più semplice delle tre e

presenta il vantaggio di avere rapidi tempi di risposta il che ne consente l’impiego in

applicazioni ad alta frequenza di campionamento; al tempo stesso, però le sue

prestazioni sono compromesse da un maggiore errore di offset a regime.

La realizzazione in anello chiuso con uscita ad inseguitore (Figura 1.19)

consente una riduzione complessiva degli errori a regime grazie alla retroazione

dell’uscita sull’ingresso nella fase di tracking ma causa qualche problema

(incremento del tempo di assestamento) a causa della presenza di due stadi

dinamici tra loro connessi in serie.

Il secondo tipo di realizzazione in anello chiuso ha l’operazionale di uscita

connesso ad integratore (Figura 1.20) e presenta caratteristiche molto simili a


32

quelle della realizzazione precedente ma offre in più la possibilità di limitare gli

effetti negativi dovuti alle capacità parassite dell’interruttore S.

Figura 1.18 – SHA in architettura open loop.

Figura 1.19 – SHA in architettura closed loop con uscita ad inseguitore.

Figura 1.20 – SHA in architettura closed loop con uscita ad integratore.


33

Nelle applicazioni ad alta velocità di campionamento è possibile trovare

architetture specificamente studiate per ottimizzare parametri quali il settling-time

o lo jitter del tempo di apertura; un’interessante esempio è quello dell’architettura a

bilanciamento di corrente illustrato in [8] che consente di eliminare l’errore di

deriva della tensione durante la fase di hold.

1.2.4 Metodi di campionamento alternativi

Sin qui abbiamo considerato il metodo di campionamento classico o

ripetitivo; in esso il periodo di campionamento TC è (almeno idealmente) costante nel

tempo e quindi i campioni acquisiti hanno tra loro distanza temporale costante e

pari a TC.

Nel settore delle Misure Elettriche ed Elettroniche, dove è spesso necessario

rilevare ed analizzare segnali di frequenza anche molto elevata, sono stati da tempo

introdotti metodi di campionamento alternativi che consentono di raggiungere nella

moderna strumentazione di misura numerica bande passanti elevatissime; tipico

esempio di strumenti di misura di questo tipo sono i moderni oscilloscopi digitali

che raggiungono bande passanti dell’ordine della decina di gigahertz.

Nella realtà applicativa attuale il metodo di campionamento classico

analizzato nel paragrafo precedente viene spesso indicato come campionamento in

tempo reale (real-time sampling) ed è l’unico praticamente utilizzabile per l’analisi di

segnali elettrici impulsivi non ripetitivi o, comunque, con frequenza di ripetizione

casuale come sono, ad esempio, gli spikes di rumore indotti su segnali elettrici

dalla commutazione di carichi induttivi sulla rete elettrica di potenza.

Uno dei metodi di campionamento alternativi più diffusi nella realtà

applicativa corrente è quello detto in tempo equivalente; esso è utilizzabile solo per il

campionamento di segnali ripetitivi e consente di ottenere bande passanti

equivalenti molto elevate. Questo metodo di campionamento è implementato

secondo due modalità distinte: campionamento casuale e campionamento

sequenziale; tuttavia l’idea alla base delle due modalità di acquisizione è

sostanzialmente la stessa: si tratta di sfruttare la ripetitività del segnale analogico

di ingresso acquisendo e visualizzando campioni che appartengono a periodi diversi

e (nel solo caso del campionamento casuale) anche a distanza temporale non

costante ma variabile.


34

Quello che si fa, in sostanza, è di suddividere il processo di campionamento

di una forma d’onda in più passaggi intermedi in ciascuno dei quali il clock di

campionamento risulti opportunamente traslato rispetto ai passaggi precedenti; se

lo shift temporale tra acquisizioni consecutive è casuale si ha il campionamento in

tempo equivalente casuale mentre se esso è progressivamente crescente in modo

deterministico si ha il campionamento in tempo equivalente ripetitivo. In entrambe

le modalità un’apposita circuiterìa, detta di trigger, sincronizza il sistema di clock di

campionamento al segnale di ingresso fornendo un impulso di start quando questo

assume un determinato valore e una determinata pendenza; un ulteriore circuito

genera poi il ritardo temporale per l’inizio del campionamento che si protrae per un

certo numero di campioni, dopo di che si arresta in attesa del successivo evento di

trigger. Ovviamente della relazione temporale tra il treno di impulsi di

campionamento e l’impulso di start sarà necessario tenere conto nella fase di

ricostruzione della corretta sequenza campionata (riordino dei campioni prima della

memorizzazione e della visualizzazione).

I due tipi di campionamento in tempo equivalente sono schematicamente

illustrati in Figura 1.21; in questa figura le diverse forme d’onda del segnale di

campionamento si riferiscono ad eventi di trigger distinti e consecutivi l’uno all’altro

dall’alto verso il basso.

Capitolo 1 La quantizzazione

35

Figura 1.21 - Campionamento in tempo equivalente. a) ripetitivo e b) casuale.

1.3 La quantizzazione

E’ opportuno evidenziare che la sequenza a modulazione d’impulso ][kxC

ottenuta a valle del campionatore non è ancora adatta ad una memorizzazione ed

elaborazione su calcolatore numerico, proprio perché l’asse delle ampiezze è ancora

continuo, ossia in grado di assumere valori variabili con continuità tra un limite

minimo che può, almeno teoricamente, anche divergere a ∞− e un limite massimo

che può anche divergere a ∞+ ; nella realtà circuitale i limiti fisici sono limitati a

valori massimi dell’ordine della decina di volt. In ogni caso per rendere possibile

una qualsiasi forma di memorizzazione ed elaborazione numerica del segnale è

indispensabile eseguire una quantizzazione dei campioni, ossia una discretizzazione

sull’asse delle ampiezze; in altre parole la quantizzazione limita ad un valore finito

la risoluzione della sequenza ][kxC sull’asse delle ampiezze e consente, quindi, di

rappresentare ciascun campione con un opportuno codice scelto tra un insieme

finito di elementi. Questa operazione è di fondamentale importanza perché sia poi

possibile memorizzare ed elaborare i campioni di un segnale mediante un

elaboratore numerico che, come noto, ha aritmetica finita.


36

Il quantizzatore (e per estensione spesso l’intero ADC) è rappresentato

schematicamente mediante il simbolo di Figura 1.22.

Figura 1.22 - Rappresentazione schematica standard di un ADC.

Formalmente il processo di quantizzazione ideale equivale all’elaborazione di

ciascun campione di ingresso mediante un blocco avente una caratteristica di

trasferimento a gradinata, quindi fortemente non lineare, come evidenziato dalla

spezzata in colore blu della Figura 1.23.

Figura 1.23 - Caratteristica di trasferimento di un quantizzatore ideale a 4 livelli.


37

La linea inclinata a tratto continuo che interpola la caratteristica a scalinata

rappresenta la caratteristica di trasferimento idealizzata; essa è un segmento di

retta di pendenza definita dalla scala adottata per i due assi ed ha ovviamente

scarso significato per il convertitore della Figura 1.23, dato il ridotto numero di

livelli di quantizzazione (appena 4); tuttavia per quantizzatori con un significativo

numero di livelli di uscita la linea continua costituisce una buona approssimazione

della caratteristica a scalinata ideale. Come vedremo nel capitolo dedicato all’analisi

degli errori tipici degli ADC, la caratteristica di trasferimento reale è una versione

più o meno distorta di quella ideale e vedremo anche quali sono i metodi utilizzati

per misurare questa distorsione.

Come è evidenziato in Figura 1.23, ad interi range del segnale analogico di

ingresso sono associati solo livelli discreti della variabile di uscita; idealmente

l’intero range di ingresso è diviso in un numero di sottointervalli di ampiezza finita

ed uguale, ciascuno dei quali è poi fatto corrispondere ad uno ed uno solo dei livelli

di uscita. A questa regola fanno eccezione il primo e l’ultimo sottointervallo perché

occorre tenere conto del limitato range dinamico dei dispositivi reali che porta a

fenomeni di saturazione negativa e positiva del quantizzatore. Per il quantizzatore di

Figura 1.23, ad esempio, la saturazione negativa si presenta quando il segnale di

ingresso ha ampiezza minore di 0 e la saturazione positiva si presenta quanto

l’ampiezza è maggiore di 7/8 del fondo scala. Il quantizzatore di Figura 1.23 è detto

unipolare in quanto è sensibile solo ad ingressi di polarità positiva; la caratteristica

di trasferimento di un quantizzatore ideale bipolare, stavolta con 8 livelli discreti di

uscita è riportata nella successiva Figura 1.24.

Osserviamo che la caratteristica di Figura 1.24 è asimmetrica rispetto

all’asse delle ordinate; questo è dovuto al fatto che il numero di livelli di

quantizzazione è pari oltre che alla particolare disposizione dei livelli di transizione

tra un sottointervallo e quello adiacente; questo quantizzatore o, equivalentemente

la sua caratteristica, si dice di tipo mid-tread o ad arrotondamento.

Normalmente il numero di livelli di uscita è una potenza intera del 2 e ciò è

imposto da considerazioni di efficienza nella memorizzazione dei dati in uscita al

codificatore; infatti la codifica e le successive elaborazioni numeriche sono eseguite,

almeno comunemente, con circuiterìa logica digitale e in aritmetica binaria e l’uso

di un numero di livelli di uscita uguale ad una potenza intera del due consente di

sfruttare appieno le capacità di codifica di una assegnata stringa di bit.


38

Se non si vuole rinunciare a questo vantaggio ma si vuole rendere

simmetrica la caratteristica, è sufficiente traslare quest’ultima di ½ LSB10 a

sinistra; la Figura 1.25 mostra la caratteristica di trasferimento di un siffatto

quantizzatore che viene detto di tipo mid-riser o a troncamento. Purtroppo un

convertitore di questo tipo presenta un guadagno molto elevato (teoricamente

infinito) per ingresso nullo proprio perché una delle soglie di transizione coincide

con lo zero; questo causa seri problemi in quelle applicazioni in cui al segnale di

ingresso è sovrapposto del rumore residuo a frequenza medio-alta. In questi casi,

infatti, l’uscita del quantizzatore oscillerà tra i due livelli adiacenti allo zero alla

stessa frequenza del disturbo; un quantizzatore con caratteristica mid-tread,

invece, si comporta da buon “filtro” per questo tipo di rumore dato che ha una

“soglia di insensibilità” ampia un passo di quantizzazione centrata attorno allo zero.

Figura 1.24 - Caratteristica di trasferimento ideale di un quantizzatore bipolare del tipo ad

arrotondamento.

10 LSB è l’acronimo di Least Significant Bit ed è l’ampiezza dell’intervallo di quantizzazione.

Capitolo 1 La codifica

39

Figura 1.25 - Quantizzatore bipolare del tipo a troncamento.

Osservando le caratteristiche di trasferimento delle figure precedenti è

immediato concludere che l’operazione di quantizzazione, a differenza di quella di

campionamento, è intrinsecamente irreversibile; infatti una volta ottenuto un

determinato livello di uscita non è più possibile risalire all’elemento di partenza

(ingresso). Dal punto di vista matematico formale, la caratteristica di un

quantizzatore è infatti una funzione suriettiva dell’ingresso analogico.

L’errore di quantizzazione è il primo ed ineludibile errore introdotto dal

processo di quantizzazione; anche un ADC ideale è afflitto da questo errore, anzi

esso è l’unico errore che affligge un ADC ideale. In poche parole l’errore di

quantizzazione è il prezzo che è necessario pagare per ottenere la rappresentabilità

di un dominio di valori continuo in un domino discreto. Per uniformità di

trattazione esso è esaminato in dettaglio nel Capitolo 3, congiuntamente a tutte le

altre principali cause di errore degli ADC.

1.4 La codifica

Come visibile in Figura 1.1, la codifica è l’ultimo passo del processo di

conversione da analogico a digitale; essa è normalmente realizzata direttamente

all’interno dello stesso circuito integrato che realizza la quantizzazione ma ciò non


40

toglie che sia da intendersi una operazione aggiuntiva. I tipi di codifica realizzabili

sono molte ma le principali sono quella binaria naturale senza offset, quella binaria

naturale con offset e quella binaria in complemento a due; quale di queste sia

applicata dipende dal tipo di ADC (unipolare o bipolare) e, nel caso di ADC bipolare,

dal fatto che si scelga o meno di dare una rappresentazione esplicita del segno

dell’ingresso. Nelle figure che seguono, allo scopo di evidenziare meglio la

dipendenza del codice di uscita dal segno dell’ingresso analogico, sono riportate le

caratteristiche di trasferimento complessive dell’insieme quantizzatore +

codificatore; ovviamente, a rigore, le caratteristiche dovrebbero essere tracciate

come funzioni dell’ingresso del codificatore; se così fosse nelle figure seguenti i

segmenti celeste della caratteristica disegnata si ridurrebbero a dei semplici punti

di ascisse pari ai vari livelli di uscita del quantizzatore.

Sin qui si è implicitamente assunto che l’uscita del quantizzatore sia un

singolo segnale di tensione quantizzato; ciò non è sempre vero. Esistono infatti

convertitori nei quali l’uscita del quantizzatore è già in una forma codificata su più

linee elettriche; un esempio è dato dal convertitore di tipo flash che vedremo nel

seguito. Per evitare fraintendimenti nel seguito si parlerà più propriamente di stati

di uscita del quantizzatore piuttosto che di livelli.

Nella codifica in binario puro senza offset, a ciascuno stato di uscita al

quantizzatore viene associato un numero intero codificato in binario puro variabile

da 0 a log2(M)-1, essendo M il numero complessivo di stati possibili per l’uscita del

codificatore; questo è il tipo di codifica privilegiato per ADC con ingresso unipolare.


41

Figura 1.26 - Caratteristica di trasferimento di un ADC unipolare a 3 bit con codifica in binario puro

senza offset.

Nella codifica in binario puro con offset, a ciascuno stato di uscita al

quantizzatore viene associato ancora un numero intero codificato in binario puro

variabile da 0 a log2(M)-1 come per il caso precedente ma, stavolta, alcuni codici di

uscita sono riservati per rappresentare ingressi di segno negativo (Figura 1.27).

Nella codifica in binario in complemento a due (Figura 1.28), a ciascuno stato

di uscita del quantizzatore viene associato un numero binario dotato di segno

secondo la notazione in complemento a due; per il caso della caratteristica di

Figura 1.28 che è evidentemente di tipo mid-riser (cfr. paragrafo 1.3), il segno

dell’ingresso si riflette direttamente sullo stato del bit più significativo del codice di

uscita (1 per segno negativo, 0 per segno positivo).


42

Figura 1.27 - Caratteristica di trasferimento di un ADC a 3 bit con codifica in binario puro con

offset.

Figura 1.28 – Caratteristica di trasferimento di un ADC con codifica in binario in complemento

a due.

Quella in complemento a due è una delle forme più diffuse per la

memorizzazione e l’elaborazione dei numeri interi negativi nei calcolatori numerici;

questa rappresentazione ha diversi vantaggi rispetto ad altre più o meno diffuse in

passato:


43

1. Fornisce una rappresentazione univoca per lo zero;

2. Se il bit del segno (che coincide con il più significativo) è a 1 il numero

rappresentato è negativo, positivo in caso contrario;

3. La realizzazione di circuiti digitali che implementino in hardware

funzioni matematiche elementari è facilitata.

Per ottenere la rappresentazione in complemento a due di un numero intero

decimale si seguono due semplici regole:

1. se il numero è positivo lo si converte direttamente in binario con il

numero di bit richiesti; ad esempio: 10 2(20) (00010100)= .

2. se il numero è negativo si procede come segue:

• si esprime il modulo del numero in notazione binaria sul numero di

bit richiesti;

• si complementano a 1 (cioè si scambiano gli 1 con degli 0 e viceversa)

tutti i bit che seguono da destra verso sinistra il primo bit a 1,

quest’ultimo escluso. Tenendo conto dell’esempio precedente si ha:

10 2(-20) =(11101100) .

Se la parola è ampia N bit con la notazione in complemento a due si possono

rappresentare numeri compresi nell’intervallo 1 12 , 2 1N N− −⎡ ⎤− −⎣ ⎦ , zero incluso.

La forma di codifica adottata in un dato ADC deve anche tenere conto del

modo in cui il risultato della conversione deve essere trasmesso, memorizzato o

visualizzato; se il dato non deve essere inviato a distanze elevate la trasmissione

viene eseguita, almeno normalmente, in forma parallela (un conduttore riservato

per ogni bit del codice) e non vi è normalmente la necessità di adottare precauzioni

particolari; Tuttavia, in alcuni casi di trasmissione parallela, si preferisce adottare

delle codifiche che diano una maggiore immunità al rumore o alle variazioni

parametriche della circuiterìa digitale impiegata. Una delle codifiche parallele

“sicure” più diffuse è la cosiddetta codifica di Gray o semplicemente codifica Gray

che consente di evitare che nella transizione tra due codici adiacenti si abbia il


44

cambiamento di stato di più di un bit contemporaneamente; la codifica Gray

associata a numeri binari puri a tre bit è ad esempio:

decimale binario Gray

0 000 000

1 001 001

2 010 011

3 011 010

4 100 110

5 101 111

6 110 101

7 111 100

Nel caso di trasmissione seriale (bit del dato numerico trasmessi

sequenzialmente in un fissato ordine sullo stesso conduttore), che si rende

necessaria quando la distanza da coprire è rilevante o quando l’ampiezza della

parola è tale da non consentire l’impiego di trasmissione parallela, potrebbe essere

necessario inserire bit aggiuntivi in testa e/o in coda per stabilire l’adeguato

sincronismo tra trasmettitore o ricevitore (caso della trasmissione asincrona);

commercialmente esistono numerosissimi esempi di convertitori analogico/digitale

con uscita seriale, specialmente per le applicazioni audio ad alta risoluzione o per la

sensoristica industriale intelligente.

Altri tipi di codifica piuttosto diffusi, soprattutto negli ADC destinati

all’impiego in strumentazione di misura portatile o compatta da pannello per quadri

elettrici industriali, sono:

• la codifica BCD (Binary Coded Decimal) che prevede l’uso di 4 bit per la

rappresentazione di ciascun digit decimale del risultato della

conversione

• la codifica a 7 segmenti che prevede l’uso di un codice a 7 bit per ogni

cifra da rappresentare sul display; ogni bit della parola associata ad un

dato digit controlla lo stato (acceso/spento) di un segmento del display

destinato a visualizzarlo.

45

Capitolo 2

Principali architetture degli ADC

Introduzione

Questo capitolo è dedicato all’analisi dettagliata delle principali architetture

realizzative per i convertitori analogico/digitale oggi commercialmente disponibili e

al confronto tra le loro prestazioni. Le architetture che analizzeremo sono le

seguenti:

• ADC a scala;

• ADC ad integrazione a rampa semplice, doppia e multipla;

• ADC ad approssimazioni successive (SAR);

• ADC Flash;

• ADC Pipeline (o subranging);

• ADC Sigma-Delta.

2.1 ADC a scala

Questo tipo di convertitore è senz’altro il più semplice disponibile e, al

contempo, anche quello dalle prestazioni meno avanzate. Come visibile dallo

Capitolo 2 ADC a scala

46

schema a blocchi di Figura 2.1, un ADC a scala è sostanzialmente costituito da un

comparatore, da un contatore binario, da un generatore di clock e da un DAC

(Digital to Analog Converter, il componente duale dell’ADC).

Figura 2.1 - Schema di principio di un ADC a scala.

Il principio di funzionamento di questo tipo di ADC è piuttosto elementare:

la fase di conversione è avviata da una transizione 0→1 del segnale STCONV che

azzera il contatore a N bit interno; quest’ultimo comincia quindi a contare gli

impulsi provenienti dal circuito di clock. Il codice numerico progressivamente

crescente accumulato nel contatore viene trasmesso al DAC che fornisce in uscita

una tensione ad esso proporzionale (VDAC in figura), quindi crescente secondo un

tipico profilo a scala (da qui il nome del convertitore). Finché DAC INV V< il conteggio

avanza in quanto l’uscita del comparatore resterà bassa e, essendo l’ingresso EN

del contatore attiva bassa, esso sarà abilitato; nel momento in cui DACV supera

anche di poco INV , l’uscita del comparatore va a livello alto, il contatore viene

disabilitato e, al tempo stesso, il fronte di salita dello stesso segnale impone il

trasferimento del codice accumulato fino a quel momento nel registro di uscita che

costituirà, quindi, il risultato della conversione. Il fronte di salita sul segnale DAV


47

(Data AValaible) indica alla circuiterìa esterna la fine della conversione e la

disponibilità di un dato valido.

Dalla precedente descrizione risulta evidente quale è il principale svantaggio

di questo tipo di convertitore: il tempo di conversione dipende dal valore di VIN; è

infatti immediato verificare che esso è dato da

( )2 1NININ

CONVDAC CLK REF CLK

VVT

Q f V f

−= =

⋅ ⋅

essendo N il numero di bit o risoluzione del convertitore, VREF e 2 1

REFDAC N

VQ =

−,

rispettivamente, la tensione di riferimento ed il passo di quantizzazione del DAC e

fCLK la frequenza del segnale di clock interno.

Questo svantaggio può essere eliminato modificando leggermente la

struttura interna del convertitore; è sufficiente far si che il contatore sia lasciato

libero di proseguire il conteggio anche quando VDAC > VIN e che il segnale DAV sia

ricavato dal segnale di fine conteggio ottenuto semplicemente inviando tutte le

uscite del contatore all’ingresso di una porta NAND a N ingressi, come nella figura

seguente:


48

Figura 2.2 - ADC a scala con tempo di conversione costante.

La fine della conversione è segnalata da una transizione del segnale DAV e il

tempo richiesto è pari a 2N

CONVCLK

Tf

= ; il convertitore di Figura 2.2 è del tipo free-

running cioè esso esegue continuamente la conversione dell’ingresso. L’unico

controllo esterno disponibile è il segnale STCONV grazie al quale si può forzare il

riavvio del processo di conversione. E’ possibile superare questo inconveniente

facendo si che la transizione 0→1 del segnale DAV blocchi il conteggio; in questo

caso ogni volta sarà necessario riavviare la conversione agendo su STCONV.

Un’altra possibile modifica che tende però a trarre vantaggio dal tempo di

conversione variabile è quella che fa si che il contatore sia in grado di contare sia in

avanti sia all’indietro in modo che la tensione di uscita dal DAC insegua

progressivamente il valore dell’ingresso senza azzerarsi all’inizio di ogni ciclo di

conversione. Questo tipo di convertitore è detto ad inseguimento o tracking e per

esso il tempo di conversione è dato da:

( ), , 1 2 1NIN k IN k

CONVREF CLK

V VT

V f−− −

=⋅

Capitolo 2 ADC a rampa o ad integrazione

49

dove VIN,k è il valore della tensione di ingresso corrente e VIN,k-1 è il valore

della tensione di ingresso al ciclo di conversione precedente.

2.2 ADC a rampa o ad integrazione

I convertitori a rampa o ad integrazione, come già quelli a scala, sono

convertitori piuttosto semplici ma, ciò nonostante, con alcuni piccoli accorgimenti

essi consentono di ottenere prestazioni di tutto rispetto ad altri tipi di convertitori

ma con costi e consumi molto contenuti, tanto che essi sono stati in passato

ampiamente utilizzati nella strumentazione di misura portatile alimentata a

batteria (come i multimetri palmari) o nella strumentazione digitale da pannello,

ormai ampiamente diffusa in ambito industriale. Molto spesso questi dispositivi

sono disponibili in forma di circuiti integrati monolitici comprendono, oltre alla

circuiterìa di conversione, anche apposite sezioni destinate alla gestione diretta di

display numerici a 7 segmenti a cristalli liquidi o a LED ([9], [11]). L’evoluzione delle

moderne tecnologie elettroniche, con la conseguente produzione economica di

circuiti integrati misti analogici e digitali a larga scala di integrazione, ha fatto sì

che negli ultimi anni questa architettura abbia trovato una temibile concorrente

nell’architettura Sigma/Delta che analizzeremo in uno dei prossimi paragrafi [10].

2.2.1 ADC a singola rampa

E’ questo il tipo più semplice di ADC a rampa; lo schema di principio è

riportato in Figura 2.3.


50

Figura 2.3 - Schema di principio di un ADC a rampa semplice.

Il principio di funzionamento è piuttosto semplice: un livello alto al segnale

STCONV causa la scarica completa del condensatore C e l’azzeramento del

contatore; quando STCONV torna basso l’integratore invertente costituito dal primo

amplificatore operazionale, da R e da C inizia ad integrare il segnale di riferimento

che è, per ipotesi, una tensione negativa e stabile. La tensione di uscita

dell’operazionale assumerà quindi un andamento a rampa lineare monotòna

crescente e finché essa non avrà raggiunto la tensione di ingresso VIN l’uscita del

comparatore sarà alta facendo sì che gli impulsi di clock generati dall’apposito

circuito raggiungano tramite la porta AND l’ingresso del contatore; quando VO = VIN

l’uscita del comparatore diviene bassa e la porta AND blocca gli impulsi di clock. Il

fronte di discesa del segnale all’uscita del comparatore trasferisce il contenuto del

contatore nel registro di uscita e segnala anche la fine della conversione e la

disponibilità del dato alla circuiterìa esterna. Il numero n di impulsi contati dal

contatore sarà proporzionale alla tensione VIN; infatti per quanto detto sopra,

possiamo scrivere:

0 0

1 1INT CLKT nT CLK REFREF REF IN

nT VV dt V dt V

RC RC RC= = =∫ ∫

quindi:

CLKIN

REF

RCfn V

V=


51

La precedente relazione evidenzia che l’accuratezza del risultato dipende in

modo critico dall’accuratezza e dalla stabilità dei valori della resistenza R e della

capacità C oltre che della tensione di riferimento VREF e della frequenza del clock;

questi ultimi parametri sono però più facilmente controllabili rispetto ai primi

anche se la deriva di fCLK può essere significativa sul lungo termine. Nonostante

esistano tecniche di produzione di resistori e condensatori integrati che

garantiscono sia l’accurata taratura iniziale dei componenti sia basse derive nel

tempo, queste sono spesso troppo costose e la loro applicazione renderebbe troppo

onerosi i dispositivi prodotti. Una soluzione molto più economica a questi problemi

è quella di apportare una modifica sostanziale all’architettura appena analizzata

realizzando gli ADC ad integrazione a doppia rampa o a rampe multiple.

2.2.2 ADC a doppia rampa

In questi dispositivi si svincola il risultato della conversione dalle

inaccuratezze e dalle derive dei componenti R e C scindendo il processo in due fasi

consecutive:

• Nella prima fase il segnale di ingresso VIN viene integrato per un periodo

di durata costante che qui indicheremo con TINT;

• Nella seconda fase all’ingresso dell’integratore si applica un segnale di

riferimento VREF di ampiezza nota e di polarità opposta a quella di VIN in

modo da ottenere alla sua uscita un segnale monotòno decrescente dal

valore raggiunto al termine della prima fase fino a zero; se indichiamo

con TDEINT la durata di questa seconda fase, possiamo quindi scrivere:

0 0

1 1 INT INTT T

IN REF IN INT REF DEINTV dt V dt V T V TRC RC

= ⇔ =∫ ∫

Per ottenere un dato numerico proporzionale a VIN e indipendente da R e da

C è sufficiente abilitare il contatore solo in una delle due fasi; se lo si abilita nella

seconda fase si avrà:

IN INT CLKDEINT INT IN

CLK REF REF

V T fnT T n Vf V V

= = ⇒ =


52

Dalla relazione precedente si potrebbe concludere semplicisticamente che la

risoluzione di questo tipo di convertitori può essere aumentata agendo sulla sola

frequenza del segnale di clock; un significativo limite per fCLK è tuttavia imposto

dalla velocità del comparatore; se questo non è sufficientemente veloce, infatti, il

contatore continua a contare gli impulsi di clock per una fase transitoria più o

meno lunga e se fCLK fosse molto elevata il risultato finale della conversione sarebbe

affetto da un errore piuttosto significativo. Fissata fCLK occorrerà dunque stabilire

un compromesso tra velocità di conversione e risoluzione; l’accurata analisi di tutti

i fattori di non idealità in gioco porta a concludere che tutte le migliorìe che

consentono un incremento della risoluzione introducono anche errori aggiuntivi che

vanno a scapito dell’accuratezza del risultato finale.

Il principio sul quale si fonda il funzionamento di questa classe di ADC

consente di ottenere un’ottima immunità al rumore dovuto ad accoppiamenti

induttivi e capacitivi con la rete elettrica di potenza; come abbiamo appena visto,

infatti, nella prima fase della conversione il segnale di ingresso viene integrato per

un periodo di tempo prefissato. Se si fa in modo che questo periodo sia un multiplo

intero del periodo del segnale di rete, è possibile annullare completamente la sua

influenza; ovviamente questo è possibile solo se il segnale da convertire non è

assoggettato a campionamento. Il segnale di rete ha un’ottima stabilità sul lungo

termine, tanto che da esso in alcune applicazioni si ricava un riferimento di

frequenza di elevata qualità, ma esso presenta uno jitter di qualche hertz sul breve

termine e questo limita la reiezione al segnale di rete negli ADC a doppia rampa al

massimo a 40-60 dB.

Purtroppo gli ADC a doppia rampa sono comunque influenzati da un effetto

parassita secondario sempre presente nei condensatori: l’assorbimento del

dielettrico; questo effetto si manifesta con una sorta di indisponibilità del

condensatore ad accumulare o a rilasciare la carica in modo istantaneo, nel senso

che entrambi questi due processi sono sempre soggetti a ritardi più o meno lunghi

dipendenti dal tipo di dielettrico impiegato nella realizzazione del condensatore.

L’effetto viene modellato connettendo in parallelo ad un condensatore ideale C0 un

bipolo RP-CP serie parassita come in figura:


53

Figura 2.4 - Modello del condensatore affetto da assorbimento dielettrico.

Condensatori con dielettrico in Teflon, Polistirene o Polipropilene sono meno

soggetti a questo effetto parassita, mentre condensatori con dielettrico in carta,

Mylar e vetro sono più soggetti; i peggiori risultati si ottengono con i comuni

condensatori elettrolitici ([13]).

2.2.3 ADC a rampe multiple

Una tecnica piuttosto diffusa per l’eliminazione delle influenze delle non

idealità nel processo di conversione è quella di eseguire (all’inizio di ogni ciclo o

comunque ad intervalli regolari) una fase di auto-zero. In questa fase l’ingresso della

catena di misura viene disconnesso dalla sorgente del segnale e cortocircuitato al

riferimento e si esegue un normale ciclo di misura sul segnale residuo presente; il

risultato di questa misura sarà poi sottratto a tutte le misure eseguite

successivamente. L’implementazione di questa funzione è agevolata se il contatore è

in grado di contare in avanti e all’indietro; in questo caso infatti la memorizzazione

del residuo potrà essere fatta direttamente in digitale e non in analogico.

Convertitori ad integrazione che implementano questa o altre tecniche di

misura ed eliminazione delle nonidealità della catena di misura sono detti a rampe

multiple; molti produttori di ADC hanno a catalogo diversi dispositivi di questo tipo

Capitolo 2 ADC ad approssimazioni successive

54

destinati, soprattutto, al mercato della strumentazione digitale portatile o da

pannello ([10], [11], [12]).

2.3 ADC ad approssimazioni successive

L’architettura SAR (Successive Approximation Register) è quella più diffusa

in applicazioni che richiedono risoluzioni comprese tra 8 e 16 bit con frequenze di

campionamento inferiori a 5 MSa/s (milioni di campioni al secondo); essa consente

di realizzare convertitori economici, dalle dimensioni molto contenute ed a basso

consumo, particolarmente indicati per applicazioni in apparecchiature portatili

alimentate a batteria. Come suggerisce il loro stesso nome, questo tipo di ADC

esegue la conversione applicando un algoritmo di ricerca binario; a causa di ciò la

frequenza di lavoro della circuiterìa digitale interna è ampiamente superiore alla

frequenza di conversione effettiva; lo schema di principio di un ADC di questo tipo è

riportato nella figura seguente:

Figura 2.5 - Schema a blocchi semplificato di un ADC di tipo SAR.

Il processo di conversione è piuttosto semplice: inizialmente la logica SAR

imposta a 1 il solo bit più significativo della parola digitale a N bit e ciò implica che

Capitolo 2 ADC ad approssimazioni successive

55

l’uscita del DAC si porta a VREF/2; se questa tensione risulta maggiore di VIN l’uscita

del comparatore va a zero e la logica SAR riazzera il bit più significativo altrimenti lo

mantiene definitivamente a 1 per tutte le fasi seguenti. Qualunque sia il risultato

del test precedente la logica SAR imposta a 1 il secondo bit più significativo della

parola digitale e attende l’esito del nuovo confronto; se la tensione in uscita al DAC

è maggiore di quella di ingresso il bit sarà azzerato mentre sarà mantenuto settato

in caso contrario. Il processo continua fino a che non sarà stato deciso lo stato del

bit meno significativo; a questo punto la conversione è completa e la logica SAR

trasmette la parola digitale al registro di uscita. Dovrebbe essere chiaro che la

conversione viene portata a termine in N passi; a titolo di esempio nella tabella

seguente è riportato schematicamente il processo di conversione quando VIN = 4.780

V e VREF = 10.00 V per un convertitore a N = 8 bit:

passo Contenuto iniziale registro SAR

Uscita DAC [V]

Uscita comparatore

Contenuto finale registro SAR

1 10000000 5.000 0 00000000

2 01000000 2.500 1 01000000

3 01100000 3.765 1 01100000

4 01110000 4.392 1 01110000

5 01111000 4.705 1 01111000

6 01111100 4.863 0 01111000

7 01111010 4.784 0 01111000

8 01111001 4.745 1 01111001

Tabella 1 - Esempio di conversione con un ADC SAR.

Un pregio piuttosto significativo di questo tipo di convertitori, soprattutto

per le applicazioni alimentate a batteria, è che la potenza dissipata in calore dal die

cresce linearmente con la frequenza di funzionamento, mentre per altri tipi di

convertitori è costante.

Se è vero che la conversione ha termine in N passi, non è vero che un

convertitore a 2N bit richiede esattamente il doppio del tempo per eseguire una

conversione rispetto ad uno a N bit! Infatti il fattore più critico per le applicazioni ad

alta risoluzione è il tempo di assestamento dell’uscita del DAC che deve rientrare

stabilmente almeno in una banda di ampiezza ±½ LSB del valore finale prima che il

Capitolo 2 ADC Flash o parallelo

56

confronto possa essere eseguito senza errori; in applicazioni in cui N è elevato (> 14

bit), il tempo di assestamento può arrivare a diversi microsecondi e il bit più critico

a tale proposito è proprio il più significativo in quanto è in corrispondenza di esso

che l’uscita del DAC subisce la più ampia variazione. Un’altra caratteristica del

DAC che influenza pesantemente le prestazioni dell’intero convertitore è la sua

nonlinearità; convertitori SAR con risoluzione maggiore di 12 bit richiedono spesso

una taratura preliminare o periodica che limiti gli effetti negativi di questo

parametro ([14]).

Le applicazioni più tipiche dei convertitori di tipo SAR si hanno nella

strumentazione di misura, nei dispositivi di acquisizione dati e nella sensoristica

industriale.

2.4 ADC Flash o parallelo

Questo tipo di ADC è quello che offre la più elevata velocità di conversione

ad oggi disponibile; il suo principio di funzionamento è estremamente semplice.

Come visibile nel diagramma a blocchi della Figura 2.6, esso si riduce a tre stadi in

cascata:

• Un primo stadio costituito da un partitore resistivo di 2N resistori che

ricavano altrettanti livelli di tensione di riferimento intermedi equamente

distribuiti tra 0 e VREF;

• Un secondo stadio costituito da un array di 2N – 1 comparatori che

ricevono sull’ingresso non invertente il segnale da convertire e su quello

invertente le tensioni alle prese intermedie del partitore di cui al punto

precedente; l’uscita di questo array è, almeno idealmente, una stringa di

2N – 1 bit che assumono configurazioni del tipo

MSB LSB

0 0 0 . . . 0 111 . . . 1

2N-m-1 zeri

m uno


57

Infatti il partitore resistivo è progettato in modo che a ciascuna presa

intermedia sia disponibile una tensione esattamente pari a quella della

presa precedente aumentata della tensione corrispondente ad un LSB,

quindi, per una data tensione di ingresso, saranno attive (a livello alto)

solo le uscite di quei comparatori per i quali la tensione al pin invertente

è inferiore alla tensione di ingresso.

La configurazione delle uscite dei comparatori ricorda il comportamento

del liquido contenuto nel bulbo di un termometro a mercurio, tant’è che

nella letteratura tecnica ci si riferisce a questa codifica proprio come

thermometer-like.

• Un terzo stadio costituito da una rete di ricodifica digitale di uscita che

associa un numero binario puro a partire dalla configurazione di bit

disponibile all’uscita dell’array di comparatori.


58

Figura 2.6 - Schema a blocchi semplificato di un ADC di tipo Flash.

I comparatori impiegati nei convertitori di tipo Flash sono a basso guadagno

e ad ampia banda; è infatti difficile ottenere contemporaneamente elevati guadagni

ed ampie bande. Per rendere comunque affidabile il loro funzionamento, essi sono

sempre dotati di stadi di uscita a reazione positiva (rigenerativa) che consente di

ottenere una commutazione sicura e stabile. L’offset di ingresso dei comparatori è

per progetto ampiamente minore di un LSB in modo da evitare false commutazioni

dell’uscita.

In presenza di fenomeni quali diversità di velocità di risposta dei

comparatori e problemi di settling dell’ingresso, nella “colonna” di uno di uscita

possono comparire degli zeri anomali; questi zeri sono noti come “scintille” o “bolle”

e possono dar luogo ad ampi errori di conversione se non riconosciuti e filtrati. Le

Capitolo 2 ADC di tipo Pipeline o subranging

59

più recenti logiche di ricodifica sono in grado di riconoscere e sopprimere questo

tipo di problemi fornendo in uscita il codice corretto.

Applicazioni tipiche dei convertitori di tipo Flash si hanno nell’ambito della

digitalizzazione di segnali video o nella strumentazione di misura numerica ad

ampia banda quali gli oscilloscopi digitali di tipo Real-Time e DPO (Digital Phosfor

Oscilloscope).

E’ evidente che l’elevato numero di comparatori richiesto limita la

risoluzione di questi convertitori a valori piuttosto modesti (al massimo 8 bit o poco

superiore); altri seri vincoli sono imposti dalla elevata dissipazione di potenza del

die che, esattamente come nel caso dell’area, si raddoppia ad ogni aumento di un

bit della risoluzione. Ovviamente l’aumento della complessità realizzativa comporta

un aumento esponenziale anche del costo ([15]).

2.5 ADC di tipo Pipeline o subranging

Per sopperire alla limitata risoluzione raggiungibile con gli ADC di tipo

Flash, si ricorre ad una architettura ibrida detta Pipeline che consente di ottenere

elevate velocità di conversione (intermedie a quelle ottenibili con gli ADC di tipo

SAR e con gli ADC di tipo Flash) ed elevata risoluzione (12-14 bit). Lo schema a

blocchi semplificato di un ADC Pipeline a N = 12 bit è riportato in Figura 2.7; come

visibile in figura la conversione viene realizzata in due passi:

• In un primo passo si converte il segnale di ingresso in maniera

grossolana impiegando un ADC Flash a bassa risoluzione (6 bit in

figura ma in generale pari a N/2); il risultato di questa prima

conversione viene riconvertito in analogico mediante un apposito DAC e

sottratto alla tensione di ingresso VIN.

• Nel secondo passo la tensione all’uscita del nodo sommatore viene

inviata ad un amplificatore di guadagno opportuno e quindi convertita

in digitale mediante un ulteriore ADC Flash a bassa risoluzione (7 bit in

figura); il bit aggiuntivo rispetto a quelli strettamente necessari per

completare la parola di 12 bit serve a fini di parziale correzione degli

errori introdotti dalla catena di elaborazione analogica; i codici in uscita

ai due ADC Flash sono inviati alla logica di correzione dell’errore e da

Capitolo 2 ADC di tipo Pipeline o subranging

60

questa combinati per ottenere la parola di 12 bit finale. Il numero di

operazionali complessivo richiesto da questo tipo di ADC è pari a 27-

1+26-1 = 190 in confronto ai 212 = 4096 che sarebbero necessari se lo si

volesse implementare con l’architettura Flash.

Figura 2.7 - Schema a blocchi di un ADC di tipo Pipeline.

Il guadagno dello stadio amplificatore del residuo deve essere tale che un

LSB del primo convertitore sia amplificato fino a corrispondere all’intero range

dinamico del secondo ADC; infatti idealmente (errori di nonlinearità a parte) il

residuo all’uscita del nodo sommatore è al più pari ad un LSB del primo

convertitore e si deve far si che il secondo ADC sia sollecitato nel suo intero range

dinamico. Supponendo che entrambi gli ADC abbiano la stessa tensione di

riferimento, deve essere:

1 21

1

12 2 1

2 1REF REFV V

NREFREFN

VG V G

=

⋅ = ⇔ = −−

Per l’ADC di figura è dunque G = 63.

Capitolo 2 ADC di tipo Sigma-Delta

61

Il funzionamento di un ADC Pipeline ricorda piuttosto da vicino quello di un

convertitore di tipo SAR; a differenza che in quest’ultimo però nella conversione

A/D che avviene in ciascuno dei passi intermedi in un ADC Pipeline è multibit.

Gli ADC di tipo Pipeline in quanto a prestazioni si collocano in posizioni

intermedie tra gli ADC di tipo SAR e quelli di tipo Flash; le principali applicazioni si

hanno nelle comunicazioni, nelle apparecchiature medicali diagnostiche basate su

elaborazione di immagine e nelle apparecchiature radar; principali svantaggi di

questa architettura sono l’elevata complessità realizzativa e l’aumentata

dissipazione di potenza ([16], [17]).

2.6 ADC di tipo Sigma-Delta

I convertitori di tipo Sigma-Delta sono quelli che offrono le più alte

risoluzioni (fino a 24 bit) ad oggi disponibili; tuttavia le bande passanti di questi

dispositivi sono relativamente ridotte: si raggiungono valori massimi dell’ordine del

centinaio di kilohertz per risoluzioni non superiori ai 16 bit, il che relega questi

dispositivi all’uso in applicazioni audio o di controllo di processi industriali.

Il principio di funzionamento e la corrispondente circuiterìa di questi

dispositivi sono piuttosto complessi, certamente ben superiori a quelli degli ADC fin

qui esaminati, tanto è vero che, nonostante essi siano stati sviluppati a metà del

secolo scorso, una loro realizzazione in forma monolitica integrata è stata possibile

ed economicamente conveniente solo negli ultimi due decenni con l’avvento delle

tecnologie elettroniche VLSI (Very Large Scale of Integration). La comprensione del

principio di funzionamento di questi dispositivi richiede conoscenze piuttosto

approfondite di elaborazione numerica dei segnali; nel seguito se ne darà una

descrizione adeguata a questo contesto.

2.6.1 Introduzione

I convertitori A/D fin qui esaminati operano a frequenze di campionamento

pari o di poco superiore a quella dettata dal teorema del campionamento di

Shannon, ossia al doppio della banda passante del segnale da digitalizzare; come

avremo modo di vedere in dettaglio a breve, superando questo vincolo sia i

convertitori di tipo PCM a sovracampionamento sia i convertitori di tipo Sigma-Delta


62

consentono di ottenere una risoluzione effettiva finale superiore a quella del

convertitore impiegato.

Per comprendere a fondo le peculiarità degli ADC Sigma-Delta è necessario

sviluppare un modello per la caratteristica di trasferimento del quantizzatore;

questo modello sarà poi ripreso e completato nel Capitolo 3 per l’analisi dettagliata

degli errori degli ADC. La nonlinearità della caratteristica di trasferimento di un

quantizzatore non consente un’analisi semplice del suo comportamento; tuttavia

con un piccolo artificio è comunque possibile ricondurre l’analisi a quella di un

sistema lineare: si modellizza il quantizzatore come una sorgente di errore (o di

rumore) che si somma alla sequenza a modulazione d’impulso di ingresso in arrivo

dal campionatore, come mostrato schematicamente in Figura 2.8.

Figura 2.8 - Modello linearizzato di un quantizzatore.

Si può verificare che in ipotesi normalmente verificate nella realtà, valgono

le seguenti condizioni:

• La sequenza n[k] è il risultato del campionamento di un processo

casuale stazionario;

• n[k] è non correlata con la sequenza xC[k];

• la funzione densità di probabilità del processo di errore è uniforme nel

range dell’errore di quantizzazione che, come vedremo meglio nel

capitolo 3, corrisponde all’intervallo [-1/2 LSB, +1/2 LSB];


63

Si verifica anche che la varianza del rumore di quantizzazione è 2

2

12eQσ = ,

avendo posto 1 2FSR

N

VQ LSB= = ; quindi, se si applica un segnale sinusoidale di

ampiezza tale da sollecitare a piena scala l’ADC, ossia di ampiezza di picco pari a

VFSR/2, il rapporto segnale rumore massimo, quindi anche il range dinamico, dell’

ADC è pari a:

2

22

10 10 1022

132 210 10 10 2 6.02 1.76 [ ]21

12 2

FSR

NxMAX

e FSRN

V

SNR log log log N dBV

σσ

⎛ ⎞⎛ ⎞⎜ ⎟⎜ ⎟⎛ ⎞ ⎛ ⎞⎝ ⎠⎜ ⎟= = = ⋅ = ⋅ +⎜ ⎟ ⎜ ⎟⎜ ⎟ ⎝ ⎠⎛ ⎞⎝ ⎠ ⎜ ⎟⎜ ⎟

⎝ ⎠⎝ ⎠

Dalla precedente possiamo notare che per ogni incremento di una unità nel

numero di bit del quantizzatore si guadagnano 6.02 dB nel rapporto

segnale/rumore massimo. Questa relazione è però ottenuta in condizioni ideali, cioè

trascurando altre cause di non idealità (come rumore di diversa origine, non

linearità, ecc.) sempre presenti nei sistemi reali; portando in conto anche questi

termini aggiuntivi la relazione si modifica come segue:

2

10 210 [ ]x

t

SNR log dBσσ⎛ ⎞

= ⎜ ⎟⎝ ⎠

dove 2tσ è la potenza di rumore totale; uguagliando la precedente all’ultimo termine

dell’espressione del rapporto segnale rumore ideale ed esplicitando rispetto a N si

può ottenere l’espressione del numero di bit effettivi del convertitore:

1.766.02

SNRENOB −=

dove ENOB è l’acronimo per Effective Number Of Bits; questa relazione viene

utilizzata diffusamente nella realtà applicativa per fornire le specifiche operative di

un dato convertitore analogico/digitale.

E’ possibile aumentare il rapporto segnale rumore di un convertitore

“classico” anche senza aumentare il numero di bit; infatti, come vedremo nel


64

dettaglio tra poco, è possibile applicare semplici tecniche di elaborazione numerica

del segnale ad una sequenza ottenuta sovracampionando il segnale analogico di

ingresso, cioè campionandolo a frequenza ben superiore alla frequenza di

campionamento minima dettata dal teorema di Shannon. Per giustificare questo

metodo è sufficiente osservare che la potenza corrispondente all’errore di

quantizzazione è distribuita uniformemente nella banda di frequenze

[ ]/ 2, / 2S Sf f− + , essendo fS proprio la frequenza di campionamento utilizzata; se si

aumenta la frequenza di campionamento lasciando inalterata la risoluzione del

convertitore (N), la stessa potenza di rumore di quantizzazione sarà distribuita su

una banda più ampia e quindi la densità di potenza sarà minore ad ogni frequenza.

Se dopo il campionamento applichiamo un filtro passa basso numerico alla

sequenza in uscita al quantizzatore, possiamo migliorare il rapporto segnale

rumore.

Per poter calcolare un’espressione del rapporto segnale rumore generalizzata

al caso dei convertitori a sovracampionamento è necessario richiamare un teorema

fondamentale della teoria dei segnali ([1]):

se all’ingresso di un filtro lineare e tempo-invariante applichiamo un segnale

descritto come un processo casuale stazionario, all’uscita otterremo ancora un

processo casuale stazionario; se la densità spettrale di potenza del processo di

ingresso è Px(f) e se la funzione di trasferimento del filtro è H(f), la densità

spettrale di potenza del processo di uscita è data da 2( ) ( ) ( )y xP f P f H f= ⋅ .

Grazie a questo risultato, per poter calcolare la potenza associata al rumore

all’uscita della catena di elaborazione sarà sufficiente conoscere la funzione di

trasferimento cui esso è soggetto; val la pena ricordare che, trattandosi di sequenze

tempo discrete, le nostre elaborazioni vanno applicate nel dominio z ([2]).

Applicando il principio di sovrapposizione degli effetti allo schema a blocchi di

Figura 2.8, possiamo facilmente ricavare le funzioni di trasferimento del rumore e

del segnale; esse sono entrambe unitarie in quanto xC[k] ed n[k] non subiscono

alcuna elaborazione particolare.

Qualche cambiamento interviene quando inseriamo nel sistema il filtro

passa basso (numerico) ideale che supponiamo avere banda passante esattamente

pari alla banda utile del segnale; la potenza di rumore all’uscita del filtro passa

basso sarà dunque:


65

22 2 2

0

2( ) ( ) 2B B

en n n e

S SB

BP f H f df dff fσ

σ σ−

= ⋅ = =∫ ∫

Il segnale, per l’ipotesi fatta sul filtro passa basso, non subisce alcuna

alterazione tra ingresso ed uscita, quindi la sua potenza sarà pari a quella del caso

precedente; il rapporto segnale rumore massimo in uscita al filtro sarà dunque:

106.02 1.76 10 [ ]2

SMAX

fSNR N log dB

B⎛ ⎞= ⋅ + + ⎜ ⎟⎝ ⎠

ed è evidente che esso aumenta con fS; se indichiamo con k=2R il rapporto di

sovracampionamento utilizzato, ossia la quantità entro parentesi nella relazione

precedente, possiamo scrivere:

6.02 1.76 3.01 [ ]MAXSNR N R dB= ⋅ + + ⋅

e concludere che ad ogni raddoppio della frequenza di campionamento (quindi ad

ogni aumento di una unità di R), il rapporto segnale rumore aumenta di 3 dB.

La sequenza a valle del filtro passa basso ha (in banda base) ampiezza di

banda pari a quella del segnale di ingresso, per ipotesi molto inferiore alla

frequenza di campionamento impiegata; per questo si può procedere ad una

riduzione della frequenza di campionamento senza timore di causare aliasing. La

riduzione di fS si ottiene decimando la sequenza ossia conservando un campione

ogni M di ingresso; M è detto fattore di downsampling e l’operazione complessiva di

filtraggio e di riduzione della frequenza di campionamento è detta proprio

downsampling.

L’applicazione di questi risultati tout-court al fine di ottenere elevati rapporti

segnale rumore semplicemente agendo sulla frequenza di campionamento non è

conveniente visto che il guadagno ottenuto anche per elevati fattori di

sovracampionamento è piuttosto modesto; infatti utilizzando l’espressione del

numero di bit effettivi vediamo subito che ad ogni raddoppio della frequenza di

campionamento si guadagna appena ½ bit equivalente di risoluzione.


66

2.6.2 Modulatore sigma-delta del primo ordine

Per ottenere maggiori guadagni in termini di bit effettivi è necessario

ricorrere ad una modifica sostanziale della catena di elaborazione analogica del

segnale di Figura 2.8; la modifica realizzata nei convertitori di tipo sigma-delta è

concettualmente semplice: si fa in modo che la funzione di trasferimento

sperimentata dal rumore sia tale da modificare la sua funzione densità spettrale di

potenza spostando contenuto armonico in bande di frequenza più elevate rispetto a

quella del segnale. Ovviamente la modifica deve essere tale da non alterare o da

alterare il meno possibile il segnale stesso; questa tecnica di elaborazione del

rumore prende il nome di noise-shaping.

La catena di elaborazione analogica di questo tipo di convertitore è indicata

con il termine di modulatore sigma-delta; un convertitore sigma-delta basato su un

modulatore del primo ordine è mostrato in Figura 2.9. Per esso tanto il

quantizzatore quanto il DAC sono a solo un bit; questa combinazione è piuttosto

diffusa nella realtà applicativa dato che un DAC a un bit è un dispositivo lineare e il

quantizzatore si riduce ad un semplice comparatore con valore di soglia nullo

(caratteristica mid-rising). L’uso di fattori di sovracampionamento elevati e

dell’elaborazione numerica della sequenza quantizzata in uscita al modulatore (uno

stream seriale di bit) consente di ottenere all’uscita del sistema una sequenza

quantizzata multibit a risoluzioni anche piuttosto elevate.

Figura 2.9 - Schema a blocchi di un convertitore sigma-delta del I ordine ([27]).


67

Applicando il principio di sovrapposizione degli effetti (il sistema tempo

discreto è comunque lineare e tempo invariante) e le comuni tecniche di riduzione

degli schemi a blocchi, possiamo ricavare piuttosto facilmente le funzioni di

trasferimento del segnale e del rumore. Anzitutto osserviamo che l’integratore a

tempo discreto (anello di reazione più interno) ha funzione di trasferimento

equivalente 1

1( )1I

zH zz

−

−=−

; in secondo luogo assumiamo che il DAC sia ideale e

che quindi abbia una funzione di trasferimento identicamente pari a 1 z∀ .

Applicando queste semplificazione e azzerando anche l’ingresso del rumore di

quantizzazione, otteniamo lo schema a blocchi di Figura 2.10 che ci consente di

ricavare molto semplicemente la funzione di trasferimento del segnale:

1

11

1

1

( ) 1( )( ) 1

1

xx

zY z zH z zX z z

z

−

−−

−

−

−= = =+

−

Questa è la f.d.t.11 di un semplice ritardatore di un passo di

campionamento; come noto una simile f.d.t. interviene sul contenuto armonico del

segnale realizzando per ciascuna armonica un ritardo proporzionale alla frequenza,

il che non altera in alcun modo l’informazione originaria.

Figura 2.10 - Schema a blocchi ridotto per il calcolo della fdt del segnale per il modulatore di

Figura 2.9 (e[k] ≡ 0).

11 f.d.t.≡ funzione di trasferimento


68

Azzerando l’ingresso x[k] possiamo invece ricavare la funzione di

trasferimento del rumore; lo schema a blocchi si semplifica in questo caso come in

Figura 2.11 e si ricava:

11

1

[ ] 1( ) 1[ ] 1

1

ee

Y zH z z

E z zz

−−

−

= = = −+

−

Figura 2.11 - Schema a blocchi per il calcolo dela fdt del rumore per il modulatore di Figura 2.9

[x[k] ≡ 0).

Tracciando il diagramma poli-zeri di questa f.d.t. nel piano z, riconosciamo

subito in essa un filtro di tipo passa-alto (Figura 2.12); questo significa che il

rumore di digitalizzazione sarà attenuato più o meno pesantemente in bassa

frequenza (proprio dove è collocato lo spettro del segnale utile) e sarà amplificato in

alta frequenza.


69

Figura 2.12 - Diagramma poli-zeri della f.d.t. del rumore per il modulatore di Figura 2.9.

Per quanto appena visto, nel dominio della frequenza l’uscita del modulatore

sigma-delta di Figura 2.9 si scrive come:

1 1

( ) ( ) ( ) ( ) ( ) ( ) ( )

( ) (1 ) ( )x e x eY z Y z Y z H z X z H z E z

z X z z E z− −

= + = ⋅ + ⋅

= ⋅ + − ⋅

mentre nel dominio del tempo si ha:

[ ] [ 1] [ ] [ 1]y k x k e k e k= − + − − .

Nella successiva Figura 2.13 sono riportate per confronto i moduli delle

funzioni di trasferimento del rumore per un convertitore PCM a

sovracampionamento e per un convertitore sigma-delta con modulatore del primo

ordine; osserviamo che mentre la prima ha sempre modulo unitario, la seconda ha

un chiaro comportamento passa alto, come già previsto dal relativo diagramma

poli-zeri.


70

Figura 2.13 - Confronto tra le f.d.t. del rumore di un convertitore PCM a sovracampionamento e

di un convertitore sigma-delta del primo ordine.

Per completare il confronto tra convertitori PCM e convertitori sigma-delta è

necessario ricavare l’espressione della potenza di rumore contenuta nella banda del

segnale; a tale scopo iniziamo con il definire la pulsazione normalizzata

2 / Sf fπΩ = e riscriviamo in funzione di essa la f.d.t. del rumore:

( )2( ) 1 1 ( ) ( ) ( ) 2 1 ( )je eH e cos jsin H cos− ΩΩ = − = − Ω + Ω ⇒ Ω = − Ω

quindi:

( ) ( ) [ ]

[ ] [ ]

2 2 22 22

,0 0

2 2

0

21 ( )

2

2 2( ) ( )

B B B

B

B

e e ee sd e e

e eB B

H d H d cos d

sin sin

σ σ σσ

π π π

σ σπ π

Ω Ω Ω

−Ω

Ω

= Ω Ω = Ω Ω = − Ω Ω =

= Ω − Ω = Ω − Ω

∫ ∫ ∫

essendo 2 /B SB fπΩ = la pulsazione normalizzata corrispondente al limite di

banda del segnale; se 1BΩ possiamo ricorrere all’approssimazione

3

( )6

BB Bsin

ΩΩ ≅ Ω − e scrivere:


71

3 32 2 22 3 2,

2 1 226 3 3

e ee sd B e

S S

B Bf f

σ σ πσ π σπ π

⎛ ⎞ ⎛ ⎞= ⋅ Ω = ⋅ = ⋅⎜ ⎟ ⎜ ⎟

⎝ ⎠ ⎝ ⎠

Se, come già fatto per il convertitore PCM a sovracampionamento, riteniamo

che il filtro passa basso del decimatore sia ideale e che abbia banda passante B, la

potenza del segnale è inalterata e il rapporto segnale rumore massimo sarà dato da

2 2

10 10 102

2 2

10 102

10 10 303 2

10 10 9.03 [ ]3

xMAX

Se

x

e

BSNR log log logf

log log R dB

σ πσ

σ πσ

⎛ ⎞ ⎛ ⎞⎛ ⎞= − + =⎜ ⎟ ⎜ ⎟⎜ ⎟

⎝ ⎠ ⎝ ⎠⎝ ⎠⎛ ⎞ ⎛ ⎞

= − + ⋅⎜ ⎟ ⎜ ⎟⎝ ⎠⎝ ⎠

avendo reintrodotto esplicitamente il fattore di sovracampionamento k=2R.

Vediamo che stavolta un raddoppio della frequenza di campionamento

comporta un guadagno di ben 9.03 decibel nel rapporto segnale rumore o,

equivalentemente, di 1.5 bit di risoluzione equivalente aggiuntiva.

2.6.3 Modulatori sigma-delta di ordine superiore

Introducendo nel ramo diretto della catena di elaborazione analogica di

Figura 2.9 un ulteriore integratore tempo discreto si ottiene un modulatore sigma-

delta del secondo ordine; lo schema a blocchi del solo modulatore è riportato nella

figura successiva.


72

Figura 2.14 - Modulatore sigma-delta del secondo ordine.

Procedendo esattamente come nel caso del modulatore del primo ordine si

ottiene 1( )xH z z−= , ( )21( ) 1eH z z−= − e

2 4

10 10210 10 15.05 [ ]5

xMAX

e

SNR log log R dBσ πσ⎛ ⎞ ⎛ ⎞

= − + ⋅⎜ ⎟ ⎜ ⎟⎝ ⎠⎝ ⎠

e questa volta per ogni raddoppio della frequenza di campionamento si

ottiene un incremento di 15.05 decibel nel rapporto segnale rumore o,

equivalentemente, la risoluzione aumenta di 2.5 bit.

Il discorso precedente può essere generalizzato piuttosto semplicemente al

caso di un modulatore di ordine L ≥ 2; lo schema a blocchi di un simile modulatore

è riportato in Figura 2.17. Applicando le note regole di riduzione dei diagrammi a

blocchi si perviene allo schema semplificato di Figura 2.15.

La funzione di trasferimento del blocco nel ramo di reazione si ottiene

facilmente ricordando la relazione che fornisce la somma di un numero finito di

termini di una serie di potenze:

( ) ( )111

10

1 1( ) 1

LL k

k

zH z z

z

−−−

−=

− −= − =∑


73

e di conseguenza si ottiene:

( )

( )( )

1

11

11

11

1( )

1 11

1

L

x L

L

z

zH z z

zzzz

−

−−

−−

−−

−= =

⎡ ⎤− −⎢ ⎥+ ⋅⎢ ⎥− ⎣ ⎦

( )( )

( )1

11

11

1( ) 11 1

11

L

e L

L

H z zzz

zz

−

−−

−−

= = −⎡ ⎤− −⎢ ⎥+ ⋅⎢ ⎥− ⎣ ⎦

Il rapporto segnale rumore massimo ottenibile è invece dato dalla relazione

2 2

10 10210 10 (6 3) [ ]2 1

Lx

MAXe

SNR log log L R dBL

σ πσ⎛ ⎞ ⎛ ⎞

= − + + ⋅⎜ ⎟ ⎜ ⎟+⎝ ⎠⎝ ⎠

La Figura 2.18 mostra un grafico di confronto dei rapporti segnale/rumore

ottenibili con convertitori sigma-delta di vari ordini (con risoluzione dell’ADC

interno di 1 bit) e un convertitore PCM a sovracampionamento a N = 8 bit); la linea

orizzontale viola indica inoltre lo SNR per un convertitore PCM senza

sovracampionamento a N = 8 bit e consente di determinare quale deve essere il

rapporto di sovracampionamento in un convertitore sigma-delta di dato ordine per

ottenere quella risoluzione equivalente.

Figura 2.15 - Schema a blocchi semplificato del modulatore di Figura 2.17.


74

Figura 2.16 - Confronto tra le f.d.t. del rumore di quantizzazione per vari modulatori sigma-

delta.

2.6.4 Descrizione qualitativa del funzionamento

Un modulatore sigma-delta può essere inteso come un comune convertitore

PCM dotato di feedback; quest’ultimo tenta di far si che l’uscita y[k] risulti uguale

all’ingresso x[k]. Se ci riferiamo ad uno qualsiasi dei modulatori sigma-delta

precedentemente descritti, il quantizzatore è ad un solo bit e ciò implica che y[k]

può assumere solo due valori (o stati) distinti che, per semplicità, possiamo ritenere

+/- 1; supponiamo inoltre che anche il range dinamico di x[k] sia [-1, +1], ciò

significa che l’uscita del DAC (che per l’ipotesi fatta sul quantizzatore coincide con

y[k]) non potrà mai uguagliare esattamente l’ingresso, a meno che quest’ultimo non

assuma proprio uno dei due valori +/- 1.


75

Figura 2.17 - Modulatore sigma-delta di ordine generico L.


76

Figura 2.18 – Confronto dei rapporti S/N di ADC Sigma-Delta di vari ordini e convertitori PCM.

Per semplicità di trattazione riferiamoci al modulatore del primo ordine di

Figura 2.9 e supponiamo che all’ingresso sia applicato un segnale in continua di

valore compreso tra 0 e +1; se partiamo da una condizione in cui y[k]=+1 l’errore

u[k]=x[k]-y[k] sarà negativo e l’uscita dell’integratore sarà progressivamente

decrementata fino a che non assumerà valore negativo, il che imporrà ad y[k] un

valore pari a -1. L’errore all’ingresso dell’integratore tornerà dunque positivo e

l’uscita di quest’ultimo comincerà ad aumentare nuovamente fino a causare una

nuova commutazione in y[k]. Da questa breve descrizione si comprende che

all’ingresso del filtro decimatore sarà presente uno stream di bit nel quale la

densità di +1 e -1 sarà proporzionale proprio al valore dell’ingresso; questo

particolare tipo di codifica è spesso indicata come PDM (Pulse Density Modulation).

Eseguendo una media di un adeguato numero di campioni dello stream di bit in

uscita del modulatore si può ottenere un’adeguata approssimazione dell’ingresso;

nei modulatori sigma-delta commerciali l’operazione di media è implementata dal

filtro passa-basso che normalmente è di tipo FIR (Finite Impulse Response) ma che

in alcuni casi è anche di tipo IIR (Infinite Impulse Response). Poiché il filtro passa

basso riduce anche considerevolmente la banda utile del segnale di uscita, esso è

sempre seguito da un decimatore che riduce opportunamente la frequenza di

campionamento della sequenza di uscita.


77

2.6.5 Effetti di imperfezioni dell’hardware

Nei paragrafi precedenti sono stati descritti modulatori sigma-delta di ordini

crescenti ma si sono sempre trascurati gli effetti di eventuali imperfezioni

dell’hardware utilizzato nella catena di elaborazione analogica. Le possibili

imperfezioni nei modulatori reali possono essere diverse; cominciamo con il

considerare le seguenti:

• l’integratore nel ramo diretto può avere un guadagno in continua diverso

dall’unità: g0≠1 oltre a un fattore di perdita α<1 che tenga conto di un

suo “difetto di memoria” (vedremo meglio nel seguito a cosa esso è

dovuto);

• il DAC del ramo di reazione del modulatore può avere guadagno gDAC≠1;

Introducendo esplicitamente nella nostra analisi questi tre nuovi fattori, lo

schema a blocchi del modulatore del primo ordine si modifica come nella

successiva Figura 2.19; la funzione di trasferimento dell’integratore è in questo

caso

1

1( )1

INTI

g zH z

zα

−

−=−

e si ricavano facilmente anche le funzioni di trasferimento del segnale e del rumore:

( ) ( )1 1

1 1

1( ) , ( )1 1

INTX

INT DAC INT DAC

g z zH z He zg g z g g z

αα α

− −

− −

−= =

− − + −.


78

Figura 2.19 - Modulatore Sigma-Delta non ideale del primo ordine.

Il fattore di perdita dell’integratore è direttamente correlato al guadagno in

anello aperto A dell’amplificatore operazionale che viene utilizzato nella realtà

applicativa per la sua implementazione con la tecnica delle capacità commutate,

che è la più utilizzata correntemente; si ha in particolare 11A

α− . Si può

verificare che il denominatore di He(z) introduce solo un piccolo ripple nel segnale di

uscita e può essere trascurato senza alterare sensibilmente i risultati; calcolando

con questa semplificazione la potenza del rumore di quantizzazione nella banda

utile di segnale, si ottiene:

,

322 2 2

2

2 1 23e sd e e

S S

B Bf fA

πσ σ ασ⎛ ⎞ ⎛ ⎞

= ⋅ +⎜ ⎟ ⎜ ⎟⎝ ⎠ ⎝ ⎠

Vediamo così che se il guadagno A ed il fattore di sovracampionamento sono

significativamente alti il rumore di quantizzazione non subisce eccessivi

peggioramenti a causa della perdita dell’integratore. Osserviamo inoltre che,

affinché il modulatore sia stabile, l’unico polo delle funzioni di trasferimento del

segnale e del rumore deve essere contenuto nel cerchio unitario del piano zeta e

questo richiede che sia 1 1 2INT DACg g α< < + se α è sufficientemente prossimo

all’unità; quest’ultimo non è un vincolo eccessivamente restrittivo e lo si riesce a

soddisfare piuttosto agevolmente.


79

Altre cause di non idealità possono essere dovute al quantizzatore che può

avere un offset ed una nonlinearità non nulli e che può anche introdurre del

rumore aggiuntivo oltre a quello di quantizzazione e[k]; per i comuni valori che tali

parametri assumono nei dispositivi reali, la funzione di noise-shaping del

modulatore attenua sufficientemente gli effetti negativi da essi derivanti. Effetti di

non idealità che sono spesso non trascurabili sono invece quelli dovuti alla

intrinseca struttura di sistema non lineare con retroazione del modulatore; questo è

causa della comparsa di cicli limite all’uscita del modulatore, ossia di toni

sinusoidali puri con frequenza che si dimostra essere funzione del livello

dell’ingresso. I modulatori sigma-delta del primo e del secondo ordine sono quelli

che presentano toni da cicli limite di maggiore ampiezza rispetto ai modulatori di

ordine superiore e ciò ne preclude l’applicazione in dispositivi destinati

all’elaborazione di segnali audio; questo in quanto l’orecchio umano si dimostra un

eccezionale recettore di toni spuri non sovrastati da segnali utili in bande

immediatamente adiacenti. Per questi motivi nella realtà applicativa i modulatori

sigma-delta con quantizzatore a singolo bit disponibili per applicazioni audio sono

di ordine minimo pari a tre.

2.6.6 Modulatori sigma-delta con quantizzatori multibit

Nei paragrafi precedenti si sono trattati solo modulatori sigma-delta con

quantizzatori ad un solo bit; nella realtà applicativa sono tuttavia disponibili anche

modulatori con quantizzatori multibit. Simili modulatori consentono di ottenere

prestazioni superiori a parità di frequenza di campionamento o, equivalentemente,

le stesse prestazioni ma con frequenze di campionamento inferiori. Ovviamente in

un modulatore con quantizzatore multibit anche il DAC deve essere multibit e con

larghezza di parola pari a quella del quantizzatore.

I modulatori con quantizzatori multibit aderiscono più fedelmente al modello

linearizzato semplificato per l’analisi del rumore di quantizzazione e mostrano

minori problemi di toni spuri da cicli limite in uscita; tuttavia essi presentano

anche alcuni svantaggi: ad esempio per essi è richiesto hardware di post-

elaborazione (filtraggio e decimazione) molto più complesso di quello necessario per

i modulatori a singolo bit; infatti in questo caso saranno necessari moltiplicatori

multibit. Inoltre la linearità dei quantizzatori e dei DAC multibit sono meno

facilmente controllabili e questo può causare significativi cali di prestazioni.

Capitolo 2 Architetture a confronto

80

2.7 Architetture a confronto

Da quanto detto nei paragrafi precedenti dovrebbe essere chiaro che, in

generale, convertitori ad alta risoluzione hanno bande passanti relativamente

ridotte (si pensi, ad esempio, ai convertitori di tipo SAR) e, viceversa, convertitori a

bassa risoluzione hanno bande passanti più elevate (si veda, ad esempio, i

convertitori di tipo Flash). Tutte le tecnologie realizzative fin qui analizzate, infatti,

stabiliscono un compromesso tra risoluzione e banda passante; neanche i

sofisticati convertitori Sigma-Delta fanno eccezione a questa regola anche se usano

frequenze di campionamento interne molto più elevate dell’effettiva frequenza di

campionamento esterna. La Figura 2.20 mostra schematicamente la collocazione

dei vari tipi di convertitori in un diagramma qualitativo nel piano frequenza di

campionamento – risoluzione ([21]).

Figura 2.20 - Diagramma di confronto tra i vari tipi di ADC.

Nella figura i confini verticali delle bolle associate alle varie tecnologie

indicano le risoluzioni minime e massime con le quali esse sono realizzate; i confini

orizzontali, invece, indicano le frequenze di campionamento tipiche. Il continuo

Capitolo 2 Architetture a confronto

81

progredire delle tecnologie realizzative rende però presto imprecisi diagrammi di

questo tipo che devono, dunque, intendersi solo come indicativi.

82

Capitolo 3

Parametri caratteristici degli ADC

Introduzione

Sfogliando un qualsiasi catalogo di un produttore di convertitori

analogico/digitale o un qualsiasi data-sheet di un singolo prodotto, si possono

trovare numerosi termini tecnici, molto spesso dati in forma di acronimi difficili da

interpretare, che ne quantificano le prestazioni e che dovrebbero mettere in grado

un progettista di hardware misto analogico/digitale di scegliere il dispositivo più

adeguato per la propria applicazione. Tuttavia l’uso di termini non standard, come

anche di condizioni di prova non uniformi per l’ottenimento delle prestazioni

specificate, spesso crea notevoli difficoltà nell’interpretazione dei dati messi a

disposizione, come anche nell’esecuzione di un confronto di prestazioni tra

dispositivi di produttori diversi.

Numerosi sono stati e sono tuttora i tentativi a livello internazionale per

uniformare la terminologia e le modalità di test degli ADC; i principali due sono

quelli proposti con i documenti IEEE1057-1994 ([30]) e IEEE1241-2000 ([31])

pubblicati nell’ultimo decennio dallo IEEE (Institute of Electric and Electronic

Engineers), il noto istituto nord-americano che da diversi decenni opera nei più

svariati settori tecnologici quale organismo propositivo di documenti standard che

successivamente sono esaminati dagli Enti Normativi nazionali ed internazionali.

Capitolo 3 La System Accuracy

83

Questi ultimi, spesso, li recepiscono e li adottano nella maggior parte dei casi con

poche o nessuna modifica.

In questo capitolo si darà un’adeguata trattazione dei diversi parametri di

errore caratteristici degli ADC e si cercherà, ove possibile, di indicare le diverse

nomenclature esistenti per un parametro di dato significato; per uniformità di

trattazione i vari parametri sono raggruppati in statici (o in DC) e dinamici (o in AC).

I primi specificano le prestazioni del dispositivo quando il segnale di ingresso ha

frequenza nulla o comunque molto ridotta rispetto alla banda passante utile; i

secondi specificano le prestazioni del dispositivo quando la frequenza del segnale di

ingresso è confrontabile con la banda utile. Fa eccezione a questa classificazione

l’errore di quantizzazione che è il primo ed ineludibile errore introdotto dal processo

di conversione da analogico a digitale; esso sarà quindi trattato separatamente nel

secondo paragrafo di questo capitolo.

3.1 La System Accuracy

Nel ricercare un ADC da impiegare in un sistema di misura è ovviamente di

fondamentale importanza saper valutare l’accuratezza da esso garantita; poiché

questa dipende da numerosi fattori, ciascuno associato ad un determinato

fenomeno o componente del sistema, normalmente la si indica come System

Accuracy. Due sono i metodi più ampiamente diffusi nella realtà applicativa per la

valutazione di questo importante indice di prestazione: il metodo dell’errore

quadratico medio ed il metodo del caso peggiore; il primo considera la radice

quadrata della somma dei quadrati di tutti i vari termini di errore mentre il secondo

considera la somma dei valori assoluti dei singoli termini. Ambedue questi metodi

hanno pregi e difetti propri: il primo garantisce un’ottima stima dell’accuratezza

finale nel caso di contributi di errore tra loro incorrelati (e, comunque, si può

adattare facilmente il metodo al caso di contributi correlati), mentre il secondo

consente di stabilire la massima inaccuratezza del sistema in ogni condizione

operativa e, normalmente, fornisce una sovrastima (in alcuni casi anche eccessiva)

dell’errore finale.

A partire da assegnate specifiche di accuratezza richiesta è possibile

determinare il numero di bit o risoluzione dell’ADC da impiegare; a tale scopo è

sufficiente calcolare il logaritmo in base 2 dell’inverso della risoluzione espressa in

Capitolo 3 L’errore di quantizzazione

84

base 10. Ad esempio se per un’applicazione è richiesta una system accuracy dello

0.1%, la risoluzione espressa in base 10 è di una parte su 1000, quindi deve essere:

( )2 1000 9.96N log> = ; il numero di bit deve cioè essere almeno pari a 10. In

realtà, come vedremo in dettaglio nel paragrafo 3.4.2, quello che si calcola in questo

modo non è il numero di bit nominali del convertitore ma il numero di bit effettivi o

ENOB (Effective Number Of Bits) in una assegnata condizione di funzionamento.

3.2 L’errore di quantizzazione

Riprendiamo, al fine di completarlo, il modello della nonlinearità di un

quantizzatore ideale già introdotto nel paragrafo 2.6.1; in quel paragrafo abbiamo

detto che la forte nonlinearità della caratteristica di trasferimento di un

quantizzatore non consente un’analisi semplice del suo comportamento ma che,

con un piccolo artificio, si riesce a ricondurre l’analisi a quella di un sistema

lineare: si modellizza il quantizzatore come una sorgente di errore (o di rumore)

additivo per la sequenza a modulazione d’impulso di ingresso in arrivo dal

campionatore, come mostrato schematicamente in Figura 3.1 (una riproduzione

della Figura 2.8 per comodità di riferimento). Da questa figura vediamo che

possiamo scrivere

[ ] [ ] [ ]Cn k y k x k= −

e che, per un quantizzatore unipolare con caratteristica di tipo mid-tread,

l’andamento di n[k] in funzione dell’ingresso è quello diagrammato in Figura 3.2.

Figura 3.1 - Modello linearizzato di un quantizzatore.


85

Abbiamo anche detto che, in ipotesi normalmente verificate nella realtà

applicativa, valgono le seguenti condizioni:

• La sequenza n[k] è il risultato del campionamento di un processo

casuale stazionario;

• n[k] è non correlata con la sequenza xC[k];

• la funzione densità di probabilità del processo di errore è uniforme nel

range dell’errore di quantizzazione, cioè nell’intervallo [-1/2 LSB, +1/2

LSB];

Figura 3.2 - Andamento dell'errore di quantizzazione (spezzata in rosso) per un ADC a 3 bit con

caratteristica di tipo mid-tread12.

Notiamo che l’errore di quantizzazione diverge positivamente o

negativamente quando il segnale di ingresso esce dal range dinamico dell’ADC; se

12 N.B.: in questa figura l’uscita quantizzata si ritiene già riscalata al range dinamico di ingresso dell’ADC, ossia essa è espressa in volt.


86

tralasciamo questi segmenti, il calcolo del valore efficace dell’errore di

quantizzazione nσ è immediato (cfr. Figura 3.3):

2 22

0 0

2 3 3 32 3

0

1 12 4

1 1 14 2 3 4 2 3

2 3

Q Q

n

Q

Q Qx dx Qx x dxQ Q

Q Q Q Q Qx x xQ Q

Q

σ⎛ ⎞⎛ ⎞= − = − + =⎜ ⎟⎜ ⎟

⎝ ⎠ ⎝ ⎠

⎡ ⎤ ⎡ ⎤= − + = − + =⎢ ⎥ ⎢ ⎥

⎣ ⎦ ⎣ ⎦

=

∫ ∫

Figura 3.3 – Figura di riferimento per il calcolo del valore efficace dell’errore di quantizzazione.

Nel paragrafo 2.6.1 abbiamo già verificato che, se quello di quantizzazione

fosse l’unico rumore presente nel sistema di conversione, il rapporto segnale

rumore massimo ottenibile da un convertitore a N bit sarebbe:

2

10 210 6.02 1.76 [ ]xMAX

n

SNR log N dBσσ⎛ ⎞

= = ⋅ +⎜ ⎟⎝ ⎠

Nel paragrafo dedicato all’analisi degli errori dinamici vedremo come

modificare questa relazione per tenere conto delle altre fonti di non idealità nei

convertitori reali.

Capitolo 3 Principali parametri statici

87

Nelle ipotesi fatte sulle caratteristiche dell’errore di quantizzazione, si

verifica che nel dominio della frequenza la sua presenza si esplica con la comparsa

di quello che è comunemente indicato come “tappeto di rumore” (noise floor), ossia

di un rumore con densità di potenza uniforme (rumore bianco) e potenza

complessiva pari al valore efficace sopra calcolato. La densità di potenza è uniforme

nel range di frequenza [0, fS/2], essendo fS la frequenza di campionamento utilizzata

dal campionatore; come visto nel paragrafo 2.6 questo risultato viene sfruttato nei

convertitori PCM a sovracampionamento e nei convertitori di tipo Sigma-Delta per

ottenere un aumento della risoluzione eseguendo un filtraggio numerico della

sequenza ottenuta sovracampionando il segnale di ingresso ad una frequenza ben

superiore a quella minima imposta dal teorema del campionamento di Shannon.

E’ bene però tenere sempre presente che questa relazione ha valore

puramente formale dato che, come vedremo meglio tra breve, le cause di non

idealità di un convertitore sono molteplici e tutte contribuiscono ad abbassare il

rapporto segnale rumore effettivo; la precedente ha allora solo il significato di un

limite teorico invalicabile e può servire solo in una prima fase di valutazione della

risoluzione minima che un convertitore deve avere per soddisfare i requisiti di una

data applicazione.

3.3 Principali parametri statici

L’accuratezza di un dato ADC dipende da un numero rilevante di fattori e

tutti devono essere considerati sia per poter eseguire un confronto di prestazioni tra

due o più ADC sia per poter calcolare l’accuratezza totale di conversione (System

Accuracy); la conoscenza di quest’ultima è ad esempio indispensabile per la

valutazione dell’incertezza di misura di uno strumento che contenga l’ADC in

esame. Nella valutazione delle prestazioni di un ADC conviene partire dall’esame dei

suoi parametri statici che, come vedremo dettagliatamente a breve, sono:

nonlinearità differenziale (DNL), nonlinearità integrale (INL), errore di guadagno,

errore di offset, stabilità del riferimento di tensione (importante se integrato

all’interno dello stesso circuito integrato dell’ADC); importanti possono anche

essere gli effetti delle variazioni termiche. Non meno importanti sono anche le

caratteristiche in alternata ma, dato che per esse, nella maggior parte dei casi, non

esiste un modo univoco di specifica, può essere difficile eseguire un confronto tra

più dispositivi partendo proprio da queste.


88

Allora, per la selezione di un ADC per una fissata applicazione, conviene

partire selezionando i dispositivi dei vari produttori che soddisfano alle

caratteristiche di base quali tecnologia realizzativa, tensione di alimentazione, range

dinamico, risoluzione teorica, numero di canali, frequenza di campionamento, ecc.; si

passa quindi al confronto delle caratteristiche in continua e si finisce con quello

delle caratteristiche in alternata cercando, se necessario, di riportare queste ultime

alle stesse condizioni di prova. Eventualmente, almeno per quelle applicazioni ove

sia richiesto un errore complessivo molto ridotto e per le quali il costo è

generalmente un fattore non di primaria importanza, può anche essere necessario

eseguire dei test preliminari sui dispositivi stessi.

3.3.1 Nonlinearità differenziale

La nonlinearità differenziale (DNL, Differential Nonlinearity) misura la

distorsione delle ampiezze dei singoli 2N (con N = numero di bit o risoluzione del

convertitore) intervalli in cui è suddiviso il range dinamico di ingresso di un ADC;

tali intervalli in un ADC ideale sono tutti uguali tra loro o, il che è lo stesso, i livelli

di soglia del quantizzatore sono equispaziati nell’intero range dinamico di ingresso;

in Figura 3.4 è ad esempio riportata la caratteristica di I/O statica di un ADC con

caratteristica di tipo mid-tread, ingresso unipolare e codifica in binario puro.

Quando espressa in volt l’ampiezza di questi intervalli è / 2id NREFQ V= , essendo

VREF la tensione di riferimento dell’ADC che coincide, almeno normalmente, proprio

con il range dinamico di quest’ultimo.

Detto ( ) [0, 2 2]Nkt k ∈ − il k-esimo livello di soglia della caratteristica di

trasferimento dell’ADC reale (cfr. Figura 3.6), le ampiezze degli intervalli di

quantizzazione reali sono date da:

1 [ ] [0, 2 3]Nk k kQ t t V k+= − ∈ − 13

e quindi la nonlinearità differenziale del k-esimo passo di quantizzazione è definita

come

13 Questa trattazione non è valida per il solo quantizzatore a N=1 bit che è un semplice comparatore; per esso la nonlinearità si esprime come offset dell’unica soglia di transizione.


89

1 [ ] [0, 2 3]2

id NREFk k k k N

VDNL Q Q t t V k+= − = − − ∈ −

Questa come diverse altre quantità inerenti gli ADC è spesso data in unità

LSB (Least Significant Bits) ossia normalizzata proprio all’ampiezza nominale del

passo di quantizzazione:

( )1 2 1 [0, 2 3] [ ]

Nidk k Nk

k idLSBREF

t tQ QDNL k LSBQ V

+ − ⋅−= = − ∈ −

Figura 3.4 - Caratteristica di trasferimento statica di un ADC ideale; le q.tà

( )[0, 2 2]id Nkt k ∈ − indicano i livelli di soglia ideali del quantizzatore.

Per il quantizzatore ideale di Figura 3.4 i livelli di soglia ideali sono

facilmente calcolabili:

1 1[ ] [ ]2 2

id id idk k LSB

t k Q V t k LSB⎛ ⎞= + ⋅ ⇔ = +⎜ ⎟⎝ ⎠

e l’uscita dell’ADC è esprimibile analiticamente come:


90

1( ) [ ]2

id idid

xy x Q VQ

⎧ ⎫⎢ ⎥⎪ ⎪= + ⋅⎨ ⎬⎢ ⎥⎪ ⎪⎣ ⎦⎩ ⎭

14

Ovviamente per un dato ADC non vengono fornite tutte/i le/i 2N-2 DNLk o

livelli di soglia, non fosse altro perché esse/i (come la maggior parte dei parametri

associati ai dispositivi a circuito integrato) in realtà sono comunque variabili

(almeno parzialmente) in modo aleatorio da dispositivo a dispositivo. In alcuni casi

il produttore fornisce un grafico della nonlinearità differenziale in funzione del

codice di uscita, come quello riportato nella Figura 3.5. Grafici come questo

possono apparire come sovrapposizione di un pattern periodico caratteristico della

particolare tecnologìa realizzativa e di un pattern casuale dipendente dalle

fluttuazioni parametriche; nel grafico di Figura 3.5 il pattern periodico non è

distinguibile dato l’elevato numero di codici di uscita.

Figura 3.5 – Grafico della DNL tipica di un ADC commerciale a 16 bit (Analog Devices AD7671, [32])

Quello che viene normalmente riportato nei data-sheet dei dispositivi

commerciali è il valore massimo assoluto della nonlinearità differenziale ed è

importante che esso risulti 1 LSB< in quanto, altrimenti, uno o più codici di uscita

14 Il simbolo ⋅⎢ ⎥⎣ ⎦ indica la funzione floor(.), ossia la funzione che restituisce l’approssimazione all’intero più

prossimo per difetto dell’ingresso.


91

sarebbero assenti, nel senso che un segnale monotòno crescente di ampiezza tale

da sollecitare l’ADC nel suo intero range dinamico (ad esempio una rampa lineare

di ampiezza da picco a picco pari a VFSR) e di frequenza sufficientemente bassa (tale

da non stimolare comportamenti dinamici del dispositivo) causerebbe il “salto” di

uno o più dei 2N possibili codici di uscita. Per indicare la presenza di tutti i codici di

uscita in una condizione di test come quella appena descritta, nei data-sheet è

spesso riportata la dicitura “no missing codes”; quindi:

[0, 2 3] 1 " "

N

def

kk

DNL max DNL LSB no missing codes∈ −

= < ⇔

Figura 3.6 – Caratteristica statica di I/O di un ADC reale; i livelli di soglia reali sono indicati

con ( )[0, 2 2]Nkt k ∈ − .

3.3.2 Nonlinearità integrale

La nonlinearità integrale (INL, Integral Nonlinearity) è definita come la

differenza tra la caratteristica di trasferimento reale dell’ADC depurata dagli errori

di offset e di guadagno e la retta interpolante che funge da caratteristica di

riferimento, ossia quella passante per i punti medi dei gradini della caratteristica


92

dell’ADC ideale; se la caratteristica ideale è di tipo mid-tread questa retta passa per

l’origine ed ha pendenza unitaria.

Prima di poter eseguire il confronto tra la caratteristica di trasferimento

reale e quella ideale è necessario depurare la prima dagli errori di offset e di

guadagno sempre presenti; questo equivale a sottrarre preventivamente alla

caratteristica reale un termine costante (errore di offset O) ed uno proporzionale

all’ingresso tramite l’errore di guadagno ∆G. La valutazione di entrambi questi non

comporta particolari problemi e può essere realizzata sia con metodi numerici

iterativi, ricercando una retta interpolante della caratteristica reale che minimizzi

un opportuno indice di errore, sia analiticamente. Purtroppo non esiste un modo

univoco per la definizione di questa retta interpolante e ciò significa che gli errori di

offset, guadagno e nonlinearità integrali dipenderanno dal particolare metodo di

valutazione scelto. Questo è uno dei problemi cui si accennava nell’introduzione:

spesso non esiste un modo univoco in cui i valori di alcuni parametri sono definiti

e/o rilevati dai vari produttori; vedremo in seguito qualche altro esempio. Nel caso

specifico della INL le definizioni più diffuse per la retta interpolante sono

sostanzialmente due: la prima considera la retta che congiunge i due punti estremi

della caratteristica reale ed è detta retta agli estremi, la seconda considera la retta

che minimizza l’errore quadratico medio tra questa e la caratteristica reale. La retta

valutata in quest’ultimo modo è detta miglior retta interpolante nel senso dei minimi

quadrati e, come vedremo meglio nel Capitolo 4, l’algoritmo numerico utile alla sua

ricerca può essere facilmente impostato perché restituisca le migliori stime degli

errori di guadagno e di offset.

Nella documentazione tecnica di un ADC come indicatore della INL viene

normalmente fornito il valore massimo del modulo della differenza tra la

caratteristica reale depurata dagli errori di offset e di guadagno e la caratteristica

ideale; essa è espressa in diversi modi: in LSB, in percentuale del fondo scala (%FSR

o %FSO) o anche in parti per milione (ppm) sempre riferite al fondo scala. per gli

ADC di precisione sono spesso dati anche gli andamenti tipici della INL in funzione

del codice di uscita; nelle successive Figura 3.7 e Figura 3.8 sono riportati gli

andamenti delle INL di due ADC della Analog Devices. Osserviamo che l’andamento

delle curve di INL dipende strettamente dalla tecnologia realizzativa dell’ADC;

comunque, tipicamente, esse presentano sempre un andamento erratico

sovrapposto ad un andamento più dolce. Se si pensa alla curva di INL come ad un

qualsiasi segnale funzione del tempo si può dire che essa presenta un contenuto


93

armonico ad ampia banda sovrapposto ad un numero finito di armoniche

dominanti.

E’ importante anche tenere ben presente che la DNL e la INL sono due modi

diversi di indicare lo stesso fenomeno: la variazione aleatoria della posizione dei

livelli di soglia di un ADC; tuttavia alcuni fenomeni associati al funzionamento di

un ADC sono più facilmente descrivibili quando si consideri la DNL piuttosto che la

INL. Ad esempio la comparsa di un numero rilevante di armoniche di ampiezza

confrontabile con quella del tappeto di rumore di quantizzazione è teoricamente

giustificabile ricorrendo all’analisi della nonlinearità differenziale, mentre la

comparsa di un numero limitato di armoniche di potenza ben superiore a quella del

tappeto di rumore di quantizzazione può essere giustificata ricorrendo all’analisi

della curva interpolante della INL.

Figura 3.7 – Esempio 1 di nonlinearità integrale di un ADC reale (Analog Devices AD7677, [33]); l’andamento medio della curva indica la presenza di una distorsione dominante del

secondo ordine.


94

Figura 3.8 - Esempio 2 di nonlinearità integrale di un ADC reale (Analog Devices AD7671, [32]);

l’andamento medio della curva indica la presenza di una distorsione dominante del terzo ordine.

A partire dalla definizione possiamo esprimere piuttosto facilmente la INL in

funzione della DNL; per un fissato ingresso x possiamo infatti scrivere:

( ) ( )0 01( ) ( )2

id idk k id

xinl x t t y x t t QQ

⎧ ⎫⎢ ⎥⎪ ⎪= − − = − − +⎨ ⎬⎢ ⎥⎪ ⎪⎣ ⎦⎩ ⎭

dove è proprio id

xkQ⎢ ⎥

= ⎢ ⎥⎣ ⎦

(per il significato del simbolo ⋅⎢ ⎥⎣ ⎦ cfr. nota 14 a pag. 90);

possiamo quindi scrivere:

( ) ( )0 0

LSB0

1

LSB0 LSB

( ) 1( ) ( )2

= ( ) [ ]

kk n id

id id idLSBn

kid

nn

t t t tinl xinl x k y xQ Q Q

DNL y x LSB

=

−

=

− −⎛ ⎞= = − + = −⎜ ⎟⎝ ⎠

−

∑

∑

La precedente spiega perché in molte pubblicazioni tecniche la INL sia

indicata come l’integrale della DNL.


95

La curva interpolante (ad esempio nel senso dei minimi quadrati) del grafico

della INL di un dato ADC può essere utilmente impiegata per identificare

qualitativamente l’ordine della distorsione dominante. Nelle caratteristiche di

Figura 3.7 e Figura 3.8, ad esempio, le distorsioni dominanti sono, rispettivamente,

del secondo e del terzo ordine; la distorsione dominante rende conto dell’ordine e

dell’ampiezza delle armoniche di maggiore potenza che appariranno in uscita

all’ADC quando all’ingresso sia applicato un segnale sinusoidale puro. Nel Capitolo

5 analizzeremo un metodo sperimentale che, a partire dalla valutazione

quantitativa dei prodotti di distorsione di un ADC reale, consente di realizzare una

valutazione rapida ed un’ottima compensazione della INL; in quel capitolo vedremo

anche che la INL di un ADC varia (in alcuni casi anche in maniera piuttosto

significativa) al variare della frequenza del segnale di ingresso.

In Figura 3.9 è riportato il risultato dell’analisi in frequenza del segnale di

uscita di un ADC a 14 bit (Analog Devices AD7484, [28]) quando all’ingresso è

applicato un segnale sinusoidale quasi a piena scala di frequenza pari a 10 kHz; la

frequenza di campionamento è pari a 3 MHz. Nel grafico è possibile distinguere

chiaramente il segnale digitalizzato e le sue prime due armoniche (20 kHz e 30 kHz)

nonché un tappeto di rumore dovuto all’errore di quantizzazione e alla parte

“granulare” della INL.

Figura 3.9 - Analisi in frequenza dell'uscita di un ADC a 14 bit; l’ingresso è un segnale

sinusoidale a piena scala di frequenza f=10 kHz e la frequenza di campionamento è fS=3 MHz.


96

3.3.3 Errori di guadagno e di offset

Uno schema a blocchi di un ADC che tenga conto degli errori di

nonlinearità, di offset, di guadagno e di quantizzazione è quello di Figura 3.10; in

questa figura il blocco quant(x) è un quantizzatore ideale quindi con nonlinearità

differenziale/integrale identicamente nulla, mentre tutto quanto lo precede

costituisce un sistema non lineare statico con caratteristica I/O che può essere

espressa in funzione della INL, dell’errore di offset O e dell’errore di guadagno ∆G:

[ ] ( )0( ) ( ) ( ) [ ]qnlquant x quant G x O inl x G G x O inl x e x= ⋅ + + = + ∆ ⋅ + + +

Il parametro G0 è il guadagno nominale del convertitore ed è la pendenza

della retta passante per i punti medi dei singoli tratti orizzontali che costituiscono

la caratteristica di trasferimento del quantizzatore ideale; se i campioni quantizzati

di uscita y[k] sono intesi come già riscalati al range dinamico di ingresso dell’ADC,

G0 è ovviamente pari a 1. Nel Capitolo 5 vedremo in dettaglio come sia possibile

determinare i parametri ∆G ed O contemporaneamente alla nonlinearità integrale

applicando un semplice metodo di fitting ai minimi quadrati dei dati rilevati

sperimentalmente da un ADC opportunamente stimolato.

Figura 3.10 – Modello di riferimento di un quantizzatore non lineare.

Per una data applicazione di un ADC gli errori di offset e di guadagno

possono essere facilmente compensati in fase di calibrazione mediante opportuni

artifici circuitali; questo spiega perché spesso essi siano esclusi dal computo


97

dell’accuratezza totale di conversione oppure siano sostituiti dai corridondenti errori

di guadagno e di offset residui o non compensati.

Per applicazioni di precisione è importante considerare la dipendenza dalla

temperatura degli errori di guadagno e di offset; spesso sui data-sheet dei

componenti questa dipendenza non è messa adeguatamente in luce a causa

dell’alto costo associato con la sua valutazione. In sistemi di misura nei quali è

richiesta un’elevata accuratezza totale si procede alla compensazione di questi

termini di errore periodicamente o in corrispondenza di elevate variazioni di

temperatura rispetto alla taratura precedente. La compensazione può essere

effettuata in diversi modi; l’approccio più diffuso correntemente è quello dell’uso di

look-up tables ossia di tabelle di conversione compilate in fase di taratura che

forniscono il valore corretto dell’uscita dato il codice restituito dall’ADC. Queste

tabelle sono integrate all’interno dello stesso chip assieme a tutta la circuiterìa

necessaria al loro impiego; la tarabilità on-system (cioè dopo la produzione del

componente) dell’ADC impone la riprogrammabilità della look-up table e questo

implica un significativo aumento dei costi.

3.3.4 Caratteristiche del riferimento di tensione

Dato che le soglie di transizione della caratteristica di trasferimento dell’ADC

dipendono esplicitamente dalla tensione di riferimento è ovvio che l’accuratezza

iniziale e la stabilità nel tempo di questo parametro sono importanti per la prima

realizzazione e per il mantenimento delle specifiche di accuratezza del componente.

I riferimenti di tensione sono spesso esterni all’ADC ma possono anche essere

integrati nello stesso chip; esistono numerosi regolatori di tensione di alta

precisione (noti come generatori di riferimento) commerciali specificamente studiati

per questa applicazione.

Molteplici sono i parametri di un generatore di riferimento che occorre

esaminare per eseguire una accurata selezione del componente più adatto; ecco i

principali:

• INACCURATEZZA INIZIALE. E’ normalmente specificata come massima

deviazione del valore di tensione effettivamente restituito rispetto a

quello nominale ed è espressa in percentuale o in parti per milione del

valore nominale.


98

Esistono sistemi di misura per i quali l’accuratezza del riferimento non

costituisce un grosso problema; sono i sistemi ratiometrici per i quali

l’uscita è proporzionale ad una tensione di eccitazione. Esempio tipico

sono i sensori con struttura a Ponte di Wheatstone come i moderni

sensori di pressione a semiconduttore; per la digitalizzazione dell’uscita

di questo tipo di sensori è possibile utilizzare ADC che ricevono la stessa

tensione di riferimento utilizzata per l’eccitazione del ponte di misura.

Per queste applicazioni sono ben più importanti la stabilità a breve

termine e il rumore del riferimento.

Non è detto che un generatore di riferimento con accuratezza iniziale

insufficiente per soddisfare i requisiti di una data applicazione sia da

escludere a priori; esiste infatti sempre la possibilità di usare apposite

reti di precalibrazione e commercialmente sono disponibili molti

generatori di riferimento con reti di calibrazione già integrate. Una

inaccuratezza iniziale di ±5 mV per un riferimento di tensione di 5 V

implica una inaccuratezza di una parte su 1000 e quindi una risoluzione

massima di 10 bit. Un ADC a 16 bit richiederebbe un riferimento di

tensione con inaccuratezza massima iniziale minore di ±7.5 ppm (= ±Q/2

espresso in ppm); se si tiene poi conto che quella del riferimento di

tensione è solo una delle molteplici cause di inaccuratezza di un sistema

di conversione è chiaro che occorre scegliere un riferimento di

inaccuratezza massima ben inferiore a questo limite se si intende

mantenere una risoluzione effettiva di 16 bit.

• DRIFT SUL LUNGO TERMINE (O LONG TERM STABILITY). Le caratteristiche di

tutti i componenti elettronici subiscono alterazioni nel tempo (fenomeno

di aging) soprattutto a causa degli stress termici da essi subiti; per

circuiti analogici di precisione quali sono i generatori di riferimento ciò

comporta una perdita di accuratezza che può risultare eccessiva sul

lungo termine, soprattutto per applicazioni nelle quali si intende

omettere la circuiterìa di calibrazione; in casi del genere sarà importante

selezionare generatori con accuratezza iniziale e con stabilità a lungo

termine adeguate. Questo parametro è normalmente espresso in

/ 1000 ppm h ; ciò a causa del fatto che il suo comportamento è di tipo

random walk e per questo tipo di fenomeni si ha un incremento


99

proporzionale alla radice del tempo trascorso. Per ottenere

l’inaccuratezza assoluta di un riferimento a distanza temporale T∆

dall’ultima calibrazione è sufficiente applicare la relazione seguente:

6/ 1000 [ ]

1000 10h REF

ppm h

T VV LTS V

∆∆ = ± ⋅ ⋅

• DRIFT CON LA TEMPERATURA (O TC PER TEMPERATURE COEFFICIENT). La

temperatura è un altro dei principali parametri di influenza sulle

caratteristiche dei componenti elettronici, soprattutto quelli a

semiconduttore. Questo parametro è normalmente dato in parti per

milione/grado celsius (ppm/°C) e per ottenere l’inaccuratezza assoluta

dopo una variazione di temperatura t∆ è sufficiente applicare la

relazione seguente:

6/[ ]

10REF

ppm C C

VV TC t V

° °∆ = ± ⋅ ∆ ⋅

• MASSIMA CORRENTE DI CARICO. E’ la massima corrente erogabile dal

dispositivo; è normalmente limitata a pochi milliampere ma esistono

generatori di riferimento in grado di erogare correnti dell’ordine del

centinaio di milliampere.

• RANGE DELLA TENSIONE DI ALIMENTAZIONE. E’ il campo della tensione di

alimentazione entro il quale il dispositivo opera correttamente; per

questo parametro come per la massima corrente di carico è

indispensabile non superare i limiti massimi pena la distruzione

irreversibile del dispositivo.

• SENSIBILITÀ AL CARICO. E’ la variazione della tensione di uscita in risposta

ad una variazione del carico; è espressa in milliohm o in

microvolt/milliampere. Per le applicazioni tipiche sui questi dispositivi

sono destinati è importante tenere conto della caduta di tensione

aggiuntiva che la corrente di carico causa sui conduttori di

collegamento; alcuni generatori consentono di compensare questo effetto

mediante appositi circuiti di retroazione da connettere direttamente ai

capi del carico.


100

• SENSIBILITÀ ALLA TENSIONE DI ALIMENTAZIONE. E’ la variazione subita

dell’uscita in risposta ad una variazione della tensione di alimentazione;

è normalmente espressa in microvolt/volt di ingresso.

• RUMORE. Importante per le applicazioni in sistemi di conversione A/D ad

elevata risoluzione in quanto il rumore sovrapposto al segnale di

tensione di riferimento contribuisce sempre ad incrementare il rumore

totale di sistema, quindi a diminuire la risoluzione effettiva finale.

Questo parametro non è sempre dato e quando è dato è spesso espresso

in modi diversi dai vari produttori; il modo più utile in cui può essere

fornito è in forma di grafico della densità spettrale di rumore (unità

nanovolt/radice di hertz) in funzione della frequenza. Per applicazioni di

precisione è importante verificare che l’ampiezza da picco a picco

massima del rumore sia < ½ LSB; il rumore è però un processo aleatorio

ed è per questo necessario conoscerne le caratteristiche statistiche. In

molti casi la funzione densità di probabilità dell’ampiezza istantanea del

rumore è gaussiana a media nulla e per questo tipo di variabile aleatoria

il valore picco picco può anche essere (teoricamente) infinito; dal punto

di vista statistico, però, valori superiori a 3 volte il valore efficace (=

deviazione standard della variabile aleatoria) sono molto improbabili.

Così se per valore da picco a picco massimo si assume quello pari a 6

volte la varianza, e se la densità di potenza di rumore è costante nella

banda passante del sistema, deve essere:

9/

6 102REF

n NnV Hz Hz

VE f Q−⋅ ⋅ ∆ ⋅ =

• MASSIMA CAPACITÀ AMMESSA IN USCITA. Normalmente i generatori di

riferimento di maggiore precisione contengono dei circuiti retroazionati;

questi possono divenire instabili in presenza di carichi di tipo capacitivo

a causa dell’aumentato sfasamento introdotto nell’anello di reazione.

L’instabilità si manifesta con la comparsa di una oscillazione spuria a

frequenza più o meno alta sovrapposta al segnale di uscita. Nei data-

sheet è normalmente data la massima capacità accettata in uscita

espressa in picofarad o in microfarad.

Capitolo 3 Principali parametri dinamici

101

Per una dettagliata descrizione delle principali architetture circuitali

utilizzate per la realizzazione di riferimenti di tensione si rinvia al rif. [34].

3.4 Principali parametri dinamici

I parametri dinamici di cui ci occuperemo nel seguito sono il rapporto

segnale-rumore + distorsione, il numero di bit effettivi, la distorsione armonica totale,

lo spurious free dynamic range e la Full Power Bandwidth. Nonostante essi non

siano del tutto indipendenti tra loro e dai parametri statici prima analizzati, la loro

conoscenza è fondamentale per la quantificazione delle prestazioni di un dato ADC

soprattutto quando utilizzato in un sistema di misura numerico.

3.4.1 Signal to Noise and Distortion Ratio (SINAD)

Questo parametro è definito come il rapporto tra il valore efficace del segnale

di ingresso ed il valore efficace totale del rumore di quantizzazione e di tutti i

prodotti di distorsione dovuti alle nonidealità del dispositivo; in alcune definizioni

l’armonica a frequenza zero (dovuta all’errore di offset) è esclusa dal computo, in

altre essa è compresa. Normalmente il SINAD diminuisce all’aumentare della

frequenza del segnale in rapporto alla frequenza di campionamento; ciò significa

che, per una fissata frequenza di campionamento, le prestazioni dell’ADC

peggiorano progressivamente all’aumentare della frequenza del segnale. Avremo

modo di verificare questo nel capitolo 5 quando saranno descritti i risultati delle

prove sperimentali su ADC reali.

L’andamento di questo parametro al variare della frequenza del segnale non

è però di semplice determinazione dipendendo fortemente dalla tecnologia

realizzativa dell’ADC; in Figura 3.11 è ad esempio riportato l’andamento del SINAD

per un ADC commerciale a 16 bit (Analog Devices AD7671).

Per quanto appena visto, nella realtà applicativa si fa un’esplicita distinzione

tra rapporto segnale rumore (SNR) e SINAD; il primo è infatti inteso come rapporto

del valore efficace del segnale di ingresso ed il valore efficace del solo rumore di

quantizzazione. Secondo questa definizione lo SNR di un ADC reale non dipende in

alcun modo dalla frequenza del segnale di ingresso; una prima verifica di ciò può


102

essere fatta osservando l’andamento della curva associata a questo parametro in

Figura 3.11.

3.4.2 Effective Number of Bits (ENOB)

Nel paragrafo dedicato all’analisi dell’errore di quantizzazione si è visto che

un ADC ideale a N bit garantisce un rapporto segnale-rumore massimo pari a

2,

10 210 6.02 1.76 [ ]x MAXMAX

n

SNR log N dBσσ

⎛ ⎞= = ⋅ +⎜ ⎟⎜ ⎟

⎝ ⎠

dove ,x MAXσ è il valore efficace di un segnale sinusoidale a piena scala e nσ è il

valore efficace del rumore di quantizzazione. Tuttavia se, come giusto, si tiene conto

di tutti i restanti contributi di nonidealità dell’ADC si deve riscrivere la precedente

relazione sostituendo al rapporto segnale-rumore massimo ideale il SINAD definito

al paragrafo precedente e al numero di bit nominale N un numero di bit effettivi

ENOB:

6.02 1.76 [ ]SINAD ENOB dB= ⋅ +

quindi:

1.76 [ ]6.02

SINADENOB bit−=


103

Figura 3.11 - Andamento del SINAD e dell'ENOB per un ADC commerciale a 16 bit (Analog

Devices AD7671, [32]); la frequenza di campionamento è fissata a 3 MHz.

Il numero di bit effettivi è ovviamente sempre minore di N e, per quanto visto

al paragrafo precedente riguardo la dipendenza del SINAD dalla frequenza del

segnale di ingresso, possiamo dire che, fissata la frequenza di campionamento, lo

ENOB diminuisce all’aumentare della frequenza del segnale. In Figura 3.11 è

riportato l’andamento dell’ENOB per un ADC commerciale a 16 bit (Analog Devices

AD7671).

3.4.3 Total Harmonic Distortion (THD)

Questo parametro è definito come il rapporto tra il valore RMS totale delle

armoniche spurie del segnale rilevate all’uscita del convertitore ed il valore efficace

del segnale di ingresso; il modo corretto di valutare questo parametro è quello di

considerare tutte e sole le armoniche del segnale di ingresso che superano il

tappeto del rumore di quantizzazione. Alcuni produttori di ADC commerciali,

invece, considerano un numero fisso di armoniche per tutti i loro dispositivi e

questo può ovviamente essere causa di sottostime della THD. La THD è

normalmente data in decibel ed essa varia (peggiorando) in funzione della frequenza

del segnale di ingresso; la Figura 3.13 mostra l’andamento di questo parametro per

un ADC commerciale a 16 bit.


104

Questo parametro assume importanza rilevante nelle applicazioni di

elaborazione di segnali audio o video; infatti l’orecchio e l’occhio umano presentano

significative capacità di distinzione di toni armonici puri non mascherati da rumore

di fondo significativo.

3.4.4 Spurious Free Dynamic Range (SFDR)

Questo parametro è definito come il rapporto tra l’ampiezza della armonica

spuria dominante (cioè di maggiore potenza) in uscita all’ADC e l’ampiezza del

segnale di ingresso; quando espresso in decibel esso aumenta in senso relativo,

ossia peggiora, all’aumentare della frequenza del segnale di ingresso. Ciò è

conseguenza della dipendenza negativa rispetto a questo parametro della

nonlinearità dei dispositivi reali; in Figura 3.12 è indicato lo SFDR nelle stesse

condizioni di Figura 3.9.

Per un ADC ideale, ovviamente, lo SFDR è numericamente pari al rapporto

segnale-rumore massimo, ossia a 6.02*N + 1.76 decibel. La Figura 3.13 mostra

l’andamento dello SFDR per un ADC commerciale a 16 bit.

Figura 3.12 – Illustrazione dello SFDR per il caso di Figura 3.9.


105

Figura 3.13 – Andamento della THD e dello SFDR per un ADC commerciale a 16 bit (Analog

Devices AD7671 [32]).

3.4.5 Full Power Bandwidth (FPBW)

E’ la frequenza del segnale di ingresso oltre la quale il rapporto segnale

rumore degrada più di 3 decibel sotto il valore massimo; questo parametro è

condizionato, sostanzialmente, dalla circuiterìa di campionamento e in particolare

dalla slew-rate finita del buffer di ingresso dello SHA (cfr. paragrafo 1.2.3).

Idealmente dovrebbe essere 2SfFPBW .

Applicazioni per le quali la FPBW è un parametro molto importante sono

tutte quelle che prevedono elevate frequenze del segnale di ingresso; negli ultimi

anni, ad esempio, si sono diffuse le applicazioni degli ADC negli stadi a frequenza

intermedia dei dispositivi radio (IF ADC) per le quali la frequenza del segnale di

ingresso è molto superiore a quella di campionamento e si sfrutta l’intrinseca

capacità di demodulazione di un sistema a campionamento.

La FPBW assume importanza rilevante anche in applicazioni quali gli

oscilloscopi digitali o i dispositivi DAQ (Data AQuisition) per le quali sono richieste

ampie bande passanti.

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