UNIVERSITÀ DEGLI STUDI DI PAVIA

FACOLTÀ DI INGEGNERIA

CORSO DI LAUREA IN INGEGNERIA

ELETTRONICA E DELLE TELECOMUNICAZIONI

CARRY LOOKAHEAD ADDER:APPROCCIO DOMINO

E FULLY-CMOS

Relatrice: Prof.ssa CARLA VACCHICorrelatore:Dott. MARCO CASTELLANO

Elaborato di Laureadi MATTEO MIOTTI

Anno Accademico 2005/2006

SOMMATORI DIGITALI(PROGETTO AL CALCOLATORE)

1a parte: Analisi dei vantaggi del “Carry lookahead adder”

2a parte: Studio dell’architettura domino

3a parte: Progettazione e dimensionamento dei circuiti in architettura domino

e fully-CMOS

4a parte: Simulazione e valutazione delle prestazioni

dei due circuiti

0 0 1 0 + 1 0 1 1 =

0 0 1 0 + 1 0 1 1 =

0

0 0 1 0 + 1 0 1 1 = 1

0

0 0 1 0 + 1 0 1 1 = 1

1 0

0 0 1 0 + 1 0 1 1 = 0 1

1 0

0 0 1 0 + 1 0 1 1 = 0 1

0 1 0

0 0 1 0 + 1 0 1 1 = 1 0 1

0 1 0

0 0 1 0 + 1 0 1 1 = 1 0 1

0 1 0

0 0 1 0 + 1 0 1 1 =0 1 1 0 1

0 1 0

0 0 1 0 + 1 0 1 1 =0 1 1 0 1

LA SOMMA IN COLONNA

A B Cin S Cout

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

FULL ADDERRIPPLE CARRY ADDER

(RCA)

t = Trt = 3*Trt = 2*Trt = 4*Trt = 0

PROBLEMA “RIPPLE CARRY ADDER”

Per eseguire una somma ad N bit

sono necessari N tempi di ritardo (Tr)

PROBLEMA: parole lunghe!

E’ POSSIBILE RISOLVERE QUESTO PROBLEMA?

UTILIZZO UN DIFFERENTE APPROCCIO

CALCOLO TUTTI I RIPORTI DIRETTAMENTE DAGLI INGRESSI

CALCOLO TUTTI I BIT DI SOMMA CONTEMPORANEAMENTE

Cout0 = G0 + P0 · Cin0

Cout1 = G1 + P1 · (G0 + P0 · Cin0)

Cout2 = G2 + P2 · (G1 + P1 · (G0 + P0 · Cin0))

Cout3 = G3 + P3 · (G2 + P2 · (G1 + P1 · (G0 + P0 · Cin0)))

RIPORTICouti = Cini+1 = Gi + Pi · Cini

PROPAGATEPi = Ai Bi

GENERATEGi = Ai · Bi

SOMMESi = Cini Ai Bi = Cini Pi

CARRY LOOKAHEAD ADDER (CLA)

CLA AD OTTO BIT

SI UTILIZZANO DUE BLOCCHI

PER IL CALCOLO DEI RIPORTI

A QUATTRO BIT

E SI COLLEGANO IN CASCATA

“CARRY LOOKAHEAD ADDER”

VANTAGGIO:

Aumento della velocità

SVANTAGGI:

Maggiore complessità

Maggior numero di porte logiche utilizzate

Maggiore potenza dissipata

CHE ARCHITETTURA UTILIZZO PER REALIZZARE IL

“CARRY LOOKAHEAD ADDER”?

Tecnologia CMOS

Fully-CMOS Domino

ARCHITETTURA DOMINO

1

1

1Fase di valutazioneFase di pre-carica

0

0

?

1

1

0Fase di valutazione

Logica dinamica

Fully-CMOSDomino

1 001

0

0

? 1 10

0

1

1

1

CONFRONTO FUNZIONAMENTO

VANTAGGI E SVANTAGGI DELLA LOGICA DOMINO

VANTAGGI:

Diminuzione del numero di transistori utilizzati per logiche con molti ingressi

Aumento della velocità

SVANTAGGI:

Maggiore complessità

Necessità di un segnale di temporizzazione

Non tutte le porte logiche possono essere realizzate

CHARGE SHARING

fase di pre-caricafase di valutazione

INVERTER IN CASCATA

1

1 1

1

0

0 0

01

1 1

1

0

0 0

0

11

? X 0X 0

10?

11X 0X 1

NON FUNZIONA!!

E’ possibile realizzare solo funzioni NON negate!

1

1 X 0

ARCHITETTURA DOMINO

Posso eliminare gli inverter?

ZIPPER DOMINO

INVERTER IN CASCATA IN LOGICA ZIPPER DOMINO

0

0 0

0

0

0

1 1 01

1

1

1

11

1

X 0 X 1X 0

EX-OR

…TORNANDO ALLO SCHEMA DEL CLA

SCHEMA BLOCCHI IN LOGICA DOMINO

CIRCUITI RIPORTI

C0

C1

C2

C3

C0

C1

C2

C3

MULTIPLE OUTPUT DOMINO LOGIC (MODL)

GENERATORE DI CLOCK

Duty cicle = 50%

COME DIMENSIONO I TRANSISTORI?

OUT2 = B nor C

OUT1 = not A

molteplicità

Utilizzo una tecnologia con lunghezza minima di canale di 0,35 μm

CIRCUITO FINALE IN LOGICA DOMINO

Pre-carica del nodo

Prima del dimensionamento

Dopo il dimensionamento

COSA E’ MIGLIORATO?

CIRCUITO FINALE IN LOGICA FULLY-CMOS

FASE DI VALUTAZIONE DELLE PRESTAZIONI

Circuitoin logicadomino

Circuitoin logica

Fully-CMOS

Verifica corretto funzionamento

e valutazione potenza media dissipata

Verifica corretto funzionamento anche con tensione di alimentazione e temperatura non nominali

PROGRAMMI

PROGRAMMI

TABELLA RIASSUNTIVA

  Domino Fully-CMOS

Frequenza di lavoro massima

500 MHz 400 MHz

Transistori a canale P utilizzati

389 656

Transistori a canale N utilizzati

137 188

Area attiva occupata

870 m2 1390 m2

Potenza dissipata

3,2 mW 2,7 mW

Potenza / Frequenza

6,4 W / MHz 6,75 W / MHz

CONFRONTO PRESTAZIONI (SIMULAZIONI)

LAVORO SVOLTO

Studio della logica domino

con relativi problemi di implementazionee di alcuni suoi derivati (ZIPPER e MODL)

Progettazione del “carry lookahead adder” sia in logica domino sia in fully-CMOS

Simulazione circuiti utilizzando “OrCAD Capture CIS” Realizzazione di due programmmi attraverso l’utilizzo

di “LabView” della “National Instruments” Simulazione del circuito in logica domino utilizzando

l’interfaccia “Design FrameWork II” della ditta “Cadence”e il simulatore “Spectre” (lunghezza di canale minima di 130 nm, frequenza di funzionamento di circa 2 GHz)