Relazione Inveter Trifase

Elettronica di Potenza

Progetto finale - 22/12/10

Inverter Trifase modulazione con controllo di corrente a banda d’isteresi

Relatori: L. Mondo, F. Wanderlingh

Circuito:

In questo progetto abbiamo trattato il funzionamento di un inverter trifase dove gli interruttori sono

pilotati da un sistema di controllo sulla corrente di uscita.

Lo schema dell’inverter trifase è il tipico a tre gambe, con i punti di connessione dei carichi situati fra

un interruttore e l’altro della stessa gamba come illustrato in figura:

Le tensioni che andiamo a considerare sono quelle concatenate tra una linea e l’altra ovvero VAB, VBC

e VAC.

Essendo presenti carichi ohmico induttivi, la corrente sarà sfasata in ritardo rispetto alla tensione. Ciò

comporta che alla chiusura di un interruttore, ad esempio TA+, la corrente che scorre nel dispositivo

sarà ancora negativa quindi per permettere la scarica della corrente sono posti in anti-parallelo dei

diodi di ricircolo.

Il controllo in corrente si è sviluppato sulla base di una esigenza molto sentita: la protezione dei

componenti a semiconduttore di potenza dalle sovracorrenti che possono generarsi in certe condizioni

di funzionamento; si tratta tuttavia di una protezione non realizzata attraverso veri e propri dispositivi

di protezione, ma che è insita nella stessa tecnica di pilotaggio.

Il punto di partenza nello studio di questo tipo di inverter è l’individuazione di una corrente di riferimento

iA*, riferendoci alla sola fase A perché naturalmente le considerazioni sono le stesse per le altre due fasi:

La corrente reale iA non potrà mai avere un andamento coincidente con quello di iA*, tuttavia possiamo

imporre che essa non si discosti dall’andamento ideale più di una certa banda di tolleranza, avente

ampiezza pari a qualche % dell’ampiezza di iA* .

Quando viene chiuso lo switch TA+, la tensione del morsetto A rispetto al punto N diventa pari a VDC

e la corrente iA conosce una fase di crescita esponenziale.

La crescita della corrente viene però arrestata al limite superiore, attraverso un sistema di controllo che,

rilevato il valore massimo di corrente, comanda l’apertura di TA+ ; poiché l’induttanza tende a mantenere

la corrente preesistente all’apertura di TA+, l’unico componente che può consentire ciò è il diodo DA-,

che quindi entra in conduzione.

Segue allora una fase di decrescita di iA attraverso il diodo DA-, in quanto con l’entrata in conduzione di

DA- si ha VAN = 0. Anche la fase di decrescita viene tuttavia arrestata al limite inferiore della banda,

raggiunto il quale, il sistema di controllo comanda nuovamente la chiusura di TA+, causando una nuova

fase di crescita della corrente iA, in quanto con l’entrata in conduzione di TA+ è nuovamente VAN = VDC.

Il risultato è che la tensione VAN è un segnale PWM a due livelli, in cui la larghezza degli impulsi non è

imposta nè da una modulazione nè da una tecnica di precalcolo, bensì dal controllo sulla corrente.

VDC

0

Il circuito che effettua il controllo sulla corrente iA ha uno schema di questo tipo:

Un comparatore di isteresi va a confrontare istante per istante lo scostamento di iA rispetto a iA

* con la

semiampiezza della fascia di tolleranza; se dal confronto risulta che la corrente iA è arrivata al limite

superiore della banda di isteresi, allora in uscita il comparatore presenterà una tensione tale da spegnere Q1

e di conseguenza accendere Q4.

Viceversa se la corrente iA raggiunge il limite inferiore della banda allora si spegne Q4 e si accende Q1.

La nostra implementazione circuitale è la seguente:

Il comparatore di isteresi è il tipico Trigger di Schmitt, la cui banda è [λ*Vmin, λ*Vmax] dove Vmin e Vmax

sono le tensioni di alimentazione dell’OPAMP, e λ = R4/(R4 + R5).

Appena la differenza tra V1 (che rappresenta la corrente di riferimento iA*) e IC1 (la tensione in uscita dal

sensore a effetto Hall H1 che misura la corrente iA) aumenta fino a raggiungere la tensione di soglia

superiore il trigger commuterà e presenterà in uscita la tensione Vmin. Viceversa se diminuisce fino a

raggiungere la tensione di soglia inferiore, in uscita sarà presente la tensione Vmax.

Nel nostro caso Vmin=-15V e Vmax=+15V.

Per adattare i livelli di tensione dell’OP-AMP a quelli degli switch abbiamo utilizzato due TABLE.

La TABLE1 restituisce in uscita una tensione di VON (la tensione di chiusura dello switch) se presente in

ingresso una tensione pari a Vmax, una tensione di VOFF (tensione di apertura dello switch), se presente in

ingresso una tensione pari a Vmin. La TABLE2 si comporta in maniera opposta. Così i due switch di ogni

gamba vengono pilotati in maniera complementare, e non sono mai aperti contemporaneamente.

La variazione di ampiezza e di frequenza delle tensioni in uscita dall’inverter viene effettuata regolando

opportunamente gli stessi parametri della corrente di riferimento iA*; queste regolazioni sulla corrente iA

*

sono accompagnate da fasi transitorie in cui la frequenza di commutazione degli switch può aumentare

pericolosamente, ed è questo il grande difetto di questo tipo di inverter, e cioè la perdita del controllo della

frequenza di commutazione degli switch.

Specifiche di progetto:

VDC = 300V

Implementare un controllo di corrente ad isteresi e fare delle simulazioni al variare delle correnti di

riferimento (iA* = 3A, 6A) e della banda di isteresi (h=0.2A, 0.5A, 1A).

Simulazione: Il confronto fra le simulazioni (effettuate con Orcad PSpice 9.2) al diminuire della banda di isteresi,

consente di fare alcune considerazioni sul controllo di corrente.

Le simulazioni sono state eseguite con i seguenti parametri (i valori non citati sono stati lasciati come da

default del programma):

- Tempo di simulazione 40ms

- Stepsize 10us

- RELTOL=0.01 (accuratezza relativa di tensioni e correnti)

- ITL4 = 100

- STEPGMIN (attivo)

- PREORDER (attivo)

Di seguito presentiamo i grafici ottenuti simulando il circuito sopraesposto.

CORRENTE DI RIFERIMENTO = 3A Banda d’isteresi 0.2A:

DOMINIO DEL TEMPO

Time

0s 5ms 10ms 15ms 20ms 25ms 30ms 35ms 40ms

V(DIFF1:IN1) I(H1:1) V(DIFF1:IN1)+0.1 V(DIFF1:IN1)-0.1

-4.0

-2.0

0

2.0

4.0

Time

5.50ms 6.00ms 6.50ms 7.00ms 7.50ms 8.00ms 8.50ms 9.00ms 9.50ms 10.00ms 10.50ms


1.400

1.600

1.800

2.000

2.200

2.400

1.214

VAB

Time


V(TA+:4,TB-:3)

-400V

-200V

0V

200V

400V

VAB (particolare dei primi 11ms)

Time


V(TA+:4,TB-:3)

0V

100V

200V

300V

FFT (della VAB)

Frequency

0Hz 5KHz 10KHz 15KHz 20KHz 25KHz 30KHz 35KHz 40KHz 45KHz 50KHz

V(TA+:4,TB-:3)

0V

20V

40V

60V

80V

100V

120V

Dall’andamento della VAB (e ancora meglio dal grafico

ingrandito dei primi millisecondi), possiamo notare che a

causa della stretta banda di isteresi la frequenza di

commutazione degli interruttori è abbastanza elevata. Ciò

comporta conseguentemente che i disturbi, legati proprio

alla frequenza di commutazione, a bassa frequenza sono

ridotti. Notiamo infatti che i maggiori contributi sono

nell’intorno dei 13kHz >> 50Hz che è la nostra frequenza

d’interesse.

0Hz 50Hz 100Hz 150Hz 200Hz

V(TA+:4,TB-:3)

0V

20.0V

40.0V

60.0V

80.0V

100.0V

119.6V

Banda d’isteresi 0.5A:

DOMINIO DEL TEMPO

Time


I(H1:1) V(DIFF1:IN1) V(DIFF1:IN1)+0.25 V(DIFF1:IN1)-0.25

-4.0

-2.0

0

2.0

4.0

Time

8.00ms 8.40ms 8.80ms 9.20ms 9.60ms 10.00ms 10.40ms 10.80ms7.80ms 11.12ms


0.2

0.4

0.6

0.8

1.0

Time


V(TA+:4,TB-:3)

-400V

-200V

0V

200V

400V

Time

1ms 2ms 3ms 4ms 5ms 6ms 7ms 8ms 9ms 10ms 11ms

V(TA+:4,TB-:3)

0V

100V

200V

300V

379V

FFT

Frequency


V(TA+:4,TB-:3)

0V

20.0V

40.0V

60.0V

80.0V

100.0V

119.6V

Da qui si inizia subito a vedere come i contributi di

disturbo (dato l’allargamento della banda e quindi la

diminuzione della frequenza di commutazione degli

switch) iniziano a portarsi a frequenza più bassa. I

contributi ad alta frequenza sono concentrati nell’intorno

dei 5kHz e vi sono contributi rilevanti già a 1.5kHz.

0Hz 50Hz 100Hz 150Hz 200Hz

V(TA+:4,TB-:3)

0V

20.0V

40.0V

60.0V

80.0V

100.0V

119.6V

Banda d’isteresi 1A:

DOMINIO DEL TEMPO

Time



-4.0

-2.0

0

2.0

4.0

Time


V(DIFF1:IN1) V(TA+:4,TB-:3)

-400V

-200V

0V

200V

400V

Time

1.00ms 2.00ms 3.00ms 4.00ms 5.00ms 6.00ms 7.00ms 8.00ms 9.00ms 10.00ms 11.00ms0.13ms

V(TA+:4,TB-:3)

0V

100V

200V

300V

FFT

Frequency


V(TA+:4,TB-:3)

0V

20V

40V

60V

80V

100V

120V

Quest’ultimo caso è il più evidente. Gli switch

commutano ancor più lentamente e i contributi rilevanti

di disturbo, che sono concentrati nell’intorno dei 2.5kHz,

raggiungono anche picchi di quasi 40V sui 100V della

fondamentale.

Possiamo vedere che comunque l’ampiezza della

frequenza fondamentale (50Hz) in tutte e tre le

simulazioni rimane invariata.

0Hz 50Hz 100Hz 150Hz 200Hz

V(TA+:4,TB-:3)

0V

20V

40V

60V

80V

100V

119V

CORRENTE DI RIFERIMENTO = 6A Banda d’isteresi 0.2A:

DOMINIO DEL TEMPO

Time



-8.0

-4.0

0

4.0

8.0

Time

10.40ms 10.80ms 11.20ms 11.60ms 12.00ms 12.40ms 12.74ms


-3.60

-3.20

-2.80

-2.40

-2.00

-3.95

-1.68

Time


V(TA+:4,TB-:3)

-400V

-200V

0V

200V

400V

Time

2ms 3ms 4ms 5ms 6ms 7ms 8ms 9ms 10ms 11ms1ms

V(TA+:4,TB-:3)

0V

100V

200V

300V

FFT

Frequency


V(TA+:4,TB-:3)

40V

80V

120V

160V

200V

240V

1V

Nelle simulazioni seguenti noteremo che le frequenze di

commutazione degli switch relative a simulazioni con

stessa banda di isteresi sono molto simili fra loro e di

conseguenza anche le frequenze intorno alla quale si

concentrano i disturbi sono quasi le stesse. Anche qui

infatti, come nella prima simulazione, i picchi ad alta

frequenza sono concentrati nell’intorno dei 13kHz.

In questa configurazione però, rispetto ai casi precedenti,

notiamo che mantenendo invariate le bande di isteresi i

disturbi saranno molto meno rilevanti poiché, dato

l’aumento della corrente di riferimento, i ripple influiranno

relativamente meno.

Dal grafico qui accanto vediamo che portando il

riferimento a 10A, abbiamo che la fondamentale della

tensione concatenata è a ~220V.

0Hz 50Hz 100Hz 150Hz 200Hz

V(TA+:4,TB-:3)

40.0V

80.0V

120.0V

160.0V

200.0V

0.5V

238.7V

Banda d’isteresi 0.5A:

DOMINIO DEL TEMPO

Time



-8.0

-4.0

0

4.0

8.0

Time



3.200

3.600

4.000

4.400

4.800

2.965

5.021

Time


V(TA+:4,TB-:3)

-400V

-200V

0V

200V

400V

Time


V(TA+:4,TB-:3)

0V

100V

200V

300V

FFT

Frequency


V(TA+:4,TB-:3)

0V

40V

80V

120V

160V

200V

240V

Anche qui, come nella seconda simulazione i disturbi

iniziano a portarsi a frequenze meno elevate concentrandosi

nell’intorno dei 5kHz.

0Hz 50Hz 100Hz 150Hz 200Hz

V(TA+:4,TB-:3)

0V

40V

80V

120V

160V

200V

222V

Banda d’isteresi 1A:

DOMINIO DEL TEMPO

Time



-8.0

-4.0

0

4.0

8.0

Time


V(TA+:4,TB-:3)

-400V

-200V

0V

200V

400V

Time


V(TA+:4,TB-:3)

0V

100V

200V

300V

FFT

Frequency


V(TA+:4,TB-:3)

0V

40V

80V

120V

160V

200V

240V

Come nella terza simulazione i disturbi si concentrano

nell’intorno dei 2.5kHz.

Anche in questa seconda serie la componente fondamentale a

50Hz rimane invariata.

0Hz 50Hz 100Hz 150Hz 200Hz

V(TA+:4,TB-:3)

0V

40V

80V

120V

160V

200V

240V

INVERTER REALE Fin’ora le simulazioni sono state effettuate utilizzando interruttori e Op-Amp ideali, vediamo adesso cosa

cambia quando andiamo a considerare componenti reali. In particolare abbiamo utilizzato:

- Interruttori: IGBT modello BUK856-400IZ

- Diodi: BYT 12P-1000

- Op-Amp: uA741

i cui datasheets sono allegati a fine relazione.

E’ stato scelto un IGBT in quanto essendo un ibrido tra un BJT e un PowerMOS consente di avere le basse

perdite in conduzione tipiche del primo e la velocità di turn-off del secondo.

E’ importante notare come adesso non trovandoci più a che fare con interruttori ideali con ingresso e uscita

scorrelati abbiamo bisogno di utilizzare degli amplificatori di tensione a guadagno unitario per pilotare gli

IGBT superiori di ogni gamba. Senza i suddetti amplificatori (in PSpice il componente “E”) avremmo

infatti che TA+, TB+ e TC+ si troverebbero ad avere un gate flottante (non riferito cioè ad alcuna tensione

di riferimento nota) senza avere la sicurezza che applicando una VG=5V il circuito entri in conduzione.

La tensione di riferimento dell’emettitore degli switch IGBT infatti deve essere posta a 0V (ed è cosi per

gli interruttori inferiori delle gambe che condividono la massa generale del circuito) in maniera tale che

applicando una tensione di gate VG=5V risulti una VGE pari a 5V tale da chiudere il dispositivo.

Il circuito si presenta dunque così:

Abbiamo effettuato una sola simulazione con corrente di riferimento pari a 6A e banda di isteresi pari a

0.5A più che altro per evidenziare gli scostamenti che in generale si possono avere dal caso ideale, in

quanto per il resto tutte le considerazioni fatte nelle precedenti simulazioni sono valide per il caso reale.

Ecco i risultati ottenuti:

DOMINIO DEL TEMPO

Time


I(H1:1) V(V1:+) V(V1:+)-0.25 V(V1:+)+0.25

-8.0

-4.0

0

4.0

8.0

Time

6.0ms 7.0ms 8.0ms 9.0ms 10.0ms 11.0ms 12.0ms

I(H1:1) V(V1:+) V(V1:+)-0.25 V(V1:+)+0.25

1.00

2.00

3.00

4.00

0.18

4.60

Time


V(A,B)

-400V

-200V

0V

200V

400V

Time

2.00ms 4.00ms 6.00ms 8.00ms 10.00ms 12.00ms0.85ms 13.52ms

V(A,B)

0V

100V

200V

300V

FFT

Frequency


V(A,B)

0V

40V

80V

120V

160V

200V

240V

La differenza più rilevante sta dunque nel

rispetto della banda di isteresi da parte della

corrente iA; qui infatti la commutazione non è

più immediata all’uscita della corrente dalla

banda, ma avviene leggermente in ritardo in

relazione ai tempi di risposta degli interruttori

reali, di conseguenza i ripple di corrente sono

leggermente più elevati di quelli previsti.

Frequency

0Hz 100Hz 200Hz 300Hz

V(A,B)

0V

40V

80V

120V

160V

200V

240V

Conclusioni:

E’ evidente notare come, al diminuire della banda di isteresi, le tensioni concatenate presentino ripple

sempre meno elevati (per il riferimento dei colori guarda immagine circuito a pag. 2). Di conseguenza le

componenti armoniche oltre i 50 Hz, che rappresentano il disturbo dato dal ripple, risultano più attenuate

nel 1° e 4° caso (banda 0.2A) rispetto al resto delle simulazioni. Di contro però nel controllo a stretta banda

d’isteresi, la corrente, essendo costretta a seguire più fedelmente il riferimento, è soggetta più spesso a

inversioni di pendenza ovvero aumenta la frequenza di commutazione degli switch. Bisogna quindi

prestare attenzione alla progettazione della rete di controllo in maniera tale che parametri quali la slew-rate

degli operazionali e i tempi di storage di diodi e transistor siano compatibili con i tempi di commutazione

degli stessi.

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