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Facoltà di Ingegneria - Università di PadovaLABORATORIO DI ELETTRONICA – INGEGNERIA ELETTRICA Carmine Abbate

Laboratorio di ElettronicaLaboratorio di Elettronicaa.a. 2008-2009

Ing. Carmine Abbate e-mail: [email protected]

webuser.unicas.it/elettronica

Come nasce un circuito integrato


SPECIFICHE

SCHEMA BLOCCHI

SCHEMA CIRCUITALE

PROGETTO

WAFER DI SILICIO

IMPIANTAZIONE IONICA

OSSIDAZIONE

DEPOSIZIONE DEL POLISILICIO

INTERCONNESSIONI IN METALLO

PACKAGING

PRO

GET

TIST

AC

OST

RU

TTO

RE

Linguaggio comune:

LAYOUT

LAYOUT = disposizionefisica dei dispositivi

IDEA

CHIP

Fabbricazione di un circuito integrato: dall’idea al chip


DIE o CHIP

Com’è strutturato il wafer ?


Bobina

Silicio Fuso

Barretta di silicio monocristallino

Fabbricazione del wafer in silicio monocristallino: Metodo di Czochralski


Silicio fuso

Lingotto di Silicio monocristallino



Silicio fuso

È possibile fabbricare wafer in silicio con una concentrazione controllata di drogaggio (n o p):

basta inserire nel silicio fuso atomi del drogante opportuno (es. Fosforo, Boro, ecc.)



In fine il lingotto viene tagliato ed abbiamo i wafer in silicio

Fabbricazione del wafer in silicio:taglio

30 cm

500µm


• I wafer da 30 cm permettono di processare 2.5 volte più chip dei wafer di 20 cm

• L’investimento supera i 500 milioni di euro

• La classe della camera pulita deve adeguarsi a geometrie < 0.12 µm

• Note nella fotografia:• Indumenti altipolvere• Mascheratura completa• Fori nel pavimento

Dimensioni del wafer


p-silicio

Ossido di silicio (SiO2)

La superficie del wafer viene ricoperta da uno strato di ossido per proteggerla dalla contaminazione da parte di impurità esterne

Fabbricazione del wafer in silicio: ossidazione

… ha inizio il processo di fabbricazione

Er = 3.9

r = 107 V/cm


Le maschere

Per costruire una qualsiasi struttura nel Wafer di silicio è necessario1. identificare la locazione fisica in cui realizzarla2. selezionare questa locazione e proteggere tutto il resto della

superficie del wafer3. eseguire i passi di processo necessari per realizzare la struttura.

1 32

maschera maschera


Nitruro di silicio (Si3N4)

1. Deposizione del nitruro su tutto il wafer

p-silicio


1) Selezione delle “regioni attive”

photo-resist

maschera

Raggi UV

2. Deposizione del photo-resist

3. Esposizione ai raggi UV


Nitruro di silicio (Si3N4)

p-silicio



photo-resist esposto ai raggi UV

photo-resist non esposto ai raggi UV


Il foto-resist esposto ai raggi UV è sensibile all’attacco chimico

p-silicio


Attacco chimico con acido

Il photo-resist non esposto ai raggi UV non reagisce con l’acido e proteggetutta la regione sottostante


Il foto-resist viene completamente rimosso mediante un nuovoattacco chimico


Viene depositato l’ossido di isolamento solo nelle regioni non coperte dal nitruro

Shallow trench isolation (STI)

SiO2

p-silicio

Qui saràcostruito il pMOS

Qui saràcostruito l’ nMOS


Tecniche per introdurre impurità

• Diffusione (1000-1200°C)

• Impiantazione Ionica (temperatura ambiente)

• Deposizione chimica da fase di vapore (CVD)

(gas viene fatto reagire con Si: 500°C -> SiO2, 1000°C -> Si epitassiale,

basse temperature -> Si Poly)


Tecniche per la realizzazione delle connessioni

Al 99.9%

Sputtering

Argo

Disco completamente ricoperto (spessore dipendente dal tempo)successivamente verrà rimosso dove non necessario


Regole di Layout

Il circuito integrato è definito da un set di maschere ciascuna corrispondente ad uno o più passi di processo

Affinché il circuito sia realizzato in modo ottimale è necessario rispettare una serie di regole legate a:

minima risoluzione e tolleranza della fotolitografiainevitabile disallineamento tra le maschereimprecisioni nel processobuon senso del progettista

BiCMOS 20 strati di mascheraturaCMOS 10-12 strati di mascheratura


Regole di Layout

Tutte le dimensioni e le distanze sono definite come multipli di un parametro λ

λ è il parametro che caratterizza la tecnologia ed è legato alla minima risoluzione litografica

N x λ


Principali dispositivi Passivi

• Resistori (non di valore troppo grosso)

(tipo PN 20% con 5% di ripetitività)

Per valori + precisi: Si Poly drogato)

• Condensatori (max 100pF)

(Tipi: MOM, PN - varicap)

Occorre ridurre al minimo il valore delle resistenze e dei condensatori integrati al fine di ridurre l’area occupata sul chip

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