Indice

Introduzione iv

1 Le camere CCD e loro applicazioni 1

1.1 Camere CCD compatte per applicazioni scientifiche . . . . . . 4

1.2 La missione spaziale HERSCHEL/SCORE . . . . . . . . . . . 7

1.3 Le camere CCD e il coronografo UVCI di SCORE . . . . . . . 10

1.4 Predizione del conteggio dei fotoni sui rivelatori CCD . . . . . 12

1.5 I sensori selezionati per le camere CCD di UVCI . . . . . . . 14

1.6 Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

2 La camera CCD per il canale visibile di UVCI 19

2.1 Architettura della camera e suo funzionamento . . . . . . . . . 20

2.2 Le alimentazioni e il generatore delle tensioni di bias . . . . . 25

2.3 L’alimentazione per la cella Peltier . . . . . . . . . . . . . . . 26

2.4 L’interfaccia spacewire . . . . . . . . . . . . . . . . . . . . . . 28

2.5 Il sequencer e il clock driver . . . . . . . . . . . . . . . . . . . 33

2.6 Il preamplificatore e l’elettronica di prossimita del sensore . . 39

2.7 La scheda di campionamento e di conversione A/D . . . . . . 45

2.8 La scheda di controllo del polarimetro . . . . . . . . . . . . . . 50

2.9 Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

3 Il circuito analogico di trattamento del segnale video 52

i

3.1 Scelte progettuali . . . . . . . . . . . . . . . . . . . . . . . . . 57

3.2 L’interfaccia software per le misure sulla scheda di campiona-

mento e conversione A/D . . . . . . . . . . . . . . . . . . . . . 63

3.3 Misure sulla scheda di campionamento e conversione A/D . . . 68

3.4 Test e misure a livello di sistema . . . . . . . . . . . . . . . . . 77

3.5 Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

4 Verso l’integrazione della scheda di campionamento

e conversione A/D 86

4.1 Vantaggi di un circuito integrato CMOS di interfaccia per

sensori CCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

4.2 Analisi della complessita nel processo di integrazione del CDS 93

4.3 Analisi della complessita nel processo di integrazione dell’ADC 99

4.4 Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

5 Scelta dell’architettura del convertitore A/D e simulazioni 102

5.1 Un uso efficiente dei comparatori-latches . . . . . . . . . . . . 104

5.2 La tecnica di folding . . . . . . . . . . . . . . . . . . . . . . . 106

5.3 L’interpolazione . . . . . . . . . . . . . . . . . . . . . . . . . . 108

5.4 L’uso combinato delle tecniche di folding e interpolazione . . . 109

5.5 Note di progetto di un circuito integrato a segnale misto . . . 111

5.6 Descrizione dell’architettura e principio di funzionamento . . . 115

5.7 L’algoritmo per minimizzare l’errore di sincronismo e la sua

influenza sulla sezione digitale . . . . . . . . . . . . . . . . . . 118

5.8 La sezione analogica. Stadio di ingresso . . . . . . . . . . . . . 123

5.9 La sezione analogica. I blocchi di folding . . . . . . . . . . . . 125

5.10 La sezione analogica. Il circuito di interpolazione resistiva . . . 127

5.11 I comparatori-latches . . . . . . . . . . . . . . . . . . . . . . . 130

5.12 La sezione digitale. L’encoder e il blocco elementare EXOR . . 133

5.13 La sezione digitale. Il blocco elementare AND . . . . . . . . . 134

ii

5.14 Risultati delle simulazioni . . . . . . . . . . . . . . . . . . . . 135

5.15 Riepilogo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

Conclusioni 139

Ringraziamenti 144

Bibliografia 145

iii

Introduzione

I dispositivi ad accoppiamento di carica (Charge Coupled Devices, CCDs)

sono stati ideati nei primi anni ’70 come dispositivi di memoria e successiva-

mente proposti, con ottimi risultati, nel settore dell’image-vision.

Le evoluzioni tecnologiche susseguitesi negli anni, infatti, hanno portato

al rapido sviluppo di sensori di immagine a buona risoluzione e a costi sempre

inferiori, alimentando la crescita dell’industria dell’imaging digitale.

Anche se alcuni limiti tipici dei sensori CCD sono rimasti quasi immutati

negli anni rispetto all’incremento di caratteristiche quali la risoluzione spa-

ziale e il formato, essi hanno avuto un impiego sempre crescente nei sistemi

di rivelazione per applicazioni scientifiche. Fra queste spiccano i settori del-

l’astronomia e dell’astrofisica, per i quali la ripresa delle immagini digitali da

terra o dallo spazio e la successiva estrapolazione delle informazioni in esse

contenute hanno fornito e continuano tuttora a fornire le basi per l’interpre-

tazione teorica di alcuni processi fisici su un’ampia porzione dello spettro

elettromagnetico.

In relazione alle caratteristiche del fenomeno fisico da investigare possono

rendersi necessari diversi requisiti, fra i quali l’alta risoluzione spaziale e

temporale che si traducono in una richiesta sempre crescente di maggiori

velocita di lettura del sensore. Purtroppo, pero, l’alta velocita di lettura non

e compatibile con il requisito di basso rumore e per questo e importante non

solo sviluppare sensori con un livello di rumore intrinseco sempre minore, ma

anche sviluppare elettroniche di lettura con il minor contributo possibile di

rumore sull’immagine finale.

iv

La presente tesi di dottorato si sviluppa in tale direzione, ove, conte-

stualmente allo sviluppo di una camera CCD per applicazioni spaziali legata

ad una specifica missione, si e posto particolare riguardo alla progettazione

di una scheda per il trattamento e la conversione A/D del segnale video in

modo da contenere il rumore e soddisfare i requisiti imposti dalla medesima

missione. Si e cercato inoltre di comprendere quali possano essere i margini

di miglioramento nel contenimento del rumore nel processo di campionamen-

to e conversione, nell’intento di integrare gradualmente questa sezione della

camera nel rispetto dei requisiti discussi sopra.

Le caratteristiche derivanti dal processo di integrazione, quali la riduzione

dell’ingombro e della massa, il contenimento del rumore e il basso consumo,

infatti, sono molto ambite nel campo delle applicazioni spaziali, ma anche

in alcune applicazioni ground-based dedicate. Tuttavia, pensando ad ampie

possibilita di applicazioni di laboratorio, nella fase stessa di progettazione

ed integrazione di una camera CCD, la caratteristica piu frequentemente

ricercata e la sua versatilita.

Nella prima fase del lavoro di tesi quindi e stato sviluppato e perfezionato

un prototipo di laboratorio di camera CCD versatile, adatto a comprendere

le problematiche connesse alla realizzazione del successivo modello di volo di

cui, per ovvi motivi di spazio, mi occupero marginalmente in questa tesi di

dottorato. Tale prototipo [1] e stato concepito per la fase di prove e misure a

terra. In particolare esso ha permesso di testare la camera con diversi sensori

CCD e di selezionare il sensore maggiormente idoneo in relazione ai princi-

pali requisiti dettati dagli obbiettivi scientifici della missione, raggiungibili

tramite un’elevata efficienza quantica del sensore, un basso rumore di lettura,

un ampio intervallo dinamico e una buona linearita ed uniformita.

Queste sono state le linee guida essenziali nello sviluppo del modello di

volo per la missione in questione, rivolta allo studio della corona solare alle

lunghezze d’onda del visibile e dell’estremo ultravioletto (EUV 1).

1La banda spettrale UV comprende lunghezza d’onda che vanno dai 10 nm ai 400 nm

e si suddivide in estremo UV (EUV, da 10 nm a 100 nm), lontano UV (FUV, da 100 nm

v

Nella moderna astronomia, infatti, l’osservazione del Sole e uno dei cam-

pi di maggiore interesse dato che, per la sua vicinanza, esso rappresenta uno

straordinario laboratorio per lo studio della fisica stellare e della sua influenza

nello spazio circostante, come nelle relazioni di interazione fra Sole e Terra.

Fin dai primi anni ’50 dello scorso secolo sono state pianificate diverse mis-

sioni per lo studio dei campi magnetici solari, dell’eliosfera e della corona,

ma ancora oggi i dati accumulati non sono sufficienti a fornire un quadro

completo dei fenomeni osservati e a confermare uno o piu modelli teorici fra

i molti presentati. Fra questi si possono annoverare i modelli sull’origine e lo

sviluppo del vento solare e il ruolo dell’elio nei processi fisici coronali.

E’ quindi naturale che le principali agenzie spaziali, quali l’Agenzia Spa-

ziale Europea (ESA), la statunitense NASA e la giapponese JAXA, stiano

pianificando nuove missioni per collocare in orbita satelliti artificiali e sonde

con carichi scientifici all’avanguardia, in modo da approfondire gli studi ed

ampliare i dati a disposizione per una maggiore comprensione dei fenomeni

ancora irrisolti. Fra tali missioni l’ESA ha pianificato il Solar Orbiter, una

missione che includera nel proprio carico scientifico di bordo diversi strumen-

ti per le misure da remoto (remote sensing) e in-situ, visto che verra posta

su un’orbita ad una distanza dalla nostra stella di 0.21 U.A.2

In particolare, uno degli strumenti proposti e il coronografo UVCI (Ultra-

violet and Visibile-light Coronal Imager), un coronografo nell’ultravioletto e

nel visibile caratterizzato da un innovativo disegno ottico e da due camere

CCD dedicate. Il carattere innovativo di UVCI, sia dal punto di vista ottico

che elettronico, richiede uno studio preliminare di fattibilita.

A tale scopo la comunita italiana di fisica solare ha stabilito una coopera-

zione con il Naval Research Laboratory di Washington (USA) con l’intento di

includere un prototipo del coronografo UVCI su un razzo-sonda da lanciare

a fine 2006. L’esperimento, denominato HERSCHEL/SCORE (HElium Re-

a 300 nm) e vicino UV (da 300 nm a 400 nm).2l’Unita Astronomica (U.A.) rappresenta la distanza media Terra-Sole, approssimati-

vamente 150 milioni di Km.

vi

sonant Scattering in the Corona and HELiosphere - Sounding Coronagraph

Experiment) consistera in un prototipo di UVCI, predisposto per lavorare

alla distanza di 1 U.A. Il gruppo sperimentale del laboratorio XUVLab del

Dipartimento di Astronomia e Scienza dello Spazio dell’Universita di Firenze

collabora a questa missione, partecipando allo sviluppo del sistema ottico e

delle camere CCD per il canale visibile ed EUV.

Le camere CCD in questione non richiedono una qualificazione completa-

mente spaziale; tuttavia dovranno essere capaci di resistere agli stress legati

al lancio e soprattutto possedere un elevato grado di affidabilita in relazione

al breve tempo a disposizione per l’esperimento (approssimativamente 300 s,

il tempo in cui il razzo sara fuori dall’atmosfera).

Questa tesi di Dottorato e stata sviluppata presso il laboratorio XUVLab

per quanto riguarda la parte relativa allo sviluppo dell’elettronica delle came-

re CCD per la missione HERSCHEL/SCORE e presso il laboratorio MICLab

del Dipartimento di Elettronica e Telecomunicazioni per quel che concerne la

dissertazione relativa all’ipotesi di integrazione della sezione di trattamento

e conversione A/D del segnale. Le camere sviluppate per SCORE sono sele-

zionate quindi come rivelatori per il canale visibile ed EUV del coronografo

UVCI ma rappresentano allo stesso tempo un punto di partenza per ulteriori

sviluppi ed impieghi in altre missioni spaziali o in applicazioni a terra, quali

ad esempio le ottiche adattive, ove i requisiti di compattezza, bassi consumi

e elevate velocita di conversione risultano indispensabili.

Il primo capitolo di questa tesi e introduttivo ed illustra brevemente i

campi di applicazione di una camera CCD scientifica, gli obbiettivi della

missione in questione e le caratteristiche delle due camere necessarie al loro

raggiungimento.

Il secondo capitolo e dedicato alla descrizione dell’architettura della ca-

mera per il canale visibile nei dettagli, con particolare riguardo nei confronti

della scheda di doppio campionamento correlato (CDS3) e di conversione

A/D del segnale. L’architettura della camera per l’EUV e molto simile alla

3Acronimo inglese di Correlated Double Sampling.

vii

camera per il canale visibile e si distingue da questa solamente per il sensore,

l’assenza della scheda per l’alimentazione del sistema di raffreddamento e per

gli schematici implementati nella logica del sequencer.

Il terzo descrive lo schema dell’elettronica di campionamento e conversio-

ne, le scelte progettuali per la sua implementazione e alcune misure e prove,

focalizzate a mettere in evidenza le caratteristiche ed i principali limiti rimo-

vibili attraverso una possibile integrazione. In questo capitolo si evidenzia

inoltre una procedura consolidata per la determinazione del rumore nei vari

stadi della scheda CDS/ADC e piu in generale a livello di sistema, messa a

punto per il prototipo di laboratorio.

Nel quarto capitolo si prende in esame l’eventualita di integrare que-

sta scheda, valutando la complessita della catena di trattamento del segnale

analogico in relazione allo stadio di conversione A/D. Vengono inoltre esami-

nate diverse possibilita per eseguire l’operazione di doppio campionamento

correlato, in relazione a diverse configurazioni circuitali.

Infine, nel quinto ed ultimo capitolo, vista la maggior complessita di inte-

grazione dello stadio di conversione A/D e data la presenza sullo stesso chip

di una sezione analogica ed una digitale e di un maggior numero di com-

ponenti elementari, viene proposta un’architettura flessibile e scalabile per il

convertitore. Questa costituisce un primo passo verso l’integrazione dell’inte-

ra scheda, simulando il funzionamento a livello di transistore del convertitore

analogico-digitale.

L’originalita di quest’ultima parte di tesi consiste nel riprodurre l’archi-

tettura, nata e sviluppata in tecnologia bipolare a transistor ibridi (HBT),

in tecnologia CMOS, intrinsecamente molto meno dispendiosa dal punto di

vista energetico. Infatti, architetture simili in tecnologia bipolare ibrida con

risoluzione e frequenze di campionamento confrontabili a quella proposta,

hanno consumi dell’ordine di qualche watt, inaccettabili per le applicazioni

a cui il presente lavoro e finalizzato.

viii

Capitolo 1

Le camere CCD e loro

applicazioni

Storicamente, le camere CCD (nell’accezione piu ampia del termine, con

il quale si indica generalmente il sensore e l’apparato elettronico di acqui-

sizione delle immagini) hanno seguito un’evoluzione legata strettamente al

progresso tecnologico, inerente alla costruzione del sensore e dell’elettronica

di controllo e di trattamento del segnale.

Oggi l’imaging digitale scientifico ha una diffusione molto ampia grazie

ai notevoli vantaggi che esso apporta in campo medico, scientifico, milita-

re ed industriale. Infatti le immagini digitali provenienti dai sensori CCD

rappresentano i custodi di una grande quantita di informazioni su un’ampia

porzione dello spettro elettromagnetico grazie ad una incomparabile dinami-

ca del segnale. Per questi vantaggi le camere CCD hanno soppiantato quasi

tutti i sistemi di imaging di tipo analogico.

L’architettura di una camera risulta profondamente influenzata dalle di-

verse esigenze di funzionamento dovute ai molteplici campi di applicazione

dei sensori CCD. E tuttavia possibile rappresentare la struttura generale di

una camera CCD in alcuni blocchi funzionali comuni a tutte le applicazioni

(Figura 1.1). Il sensore e l’elettronica di prossimita costituiscono quella che

viene indicata come la testa della camera. Le schede necessarie alla genera-

zione dei segnali di controllo del CCD, all’acquisizione e alla digitalizzazione

1

delle immagini, costituiscono il controllore.

Nelle camere scientifiche per la rivelazione di bassi flussi di fotoni, e qua-

si sempre presente un sistema di raffreddamento per diminuire il rumore

elettronico. Esso puo essere di tipo termoelettrico o a fluido refrigerante.

Figura 1.1: Schema a blocchi dell’architettura di una camera CCD.

Con l’acquisizione di un’immagine digitale, tramite un’apposita scheda

generalmente montata su un PC, si immagazzinano le informazioni in es-

sa contenute su una memoria di massa e, utilizzando un’interfaccia soft-

ware, si rendono disponibili per la successiva elaborazione ed estrazione delle

informazioni.

Per come sono concepiti, i sensori CCD, necessitano per il loro funzio-

namento di alcuni segnali di temporizzazione e polarizzazione. Questi se-

gnali vengono generati da un generatore di fasi la cui architettura ha subito

nel corso degli anni notevoli sviluppi. Si puo quindi delineare l’evoluzione

tecnologica delle camere CCD in alcune tappe fondamentali.

Le prime camere CCD sono state realizzate con circuiti basati su compo-

nenti discreti con il difetto di essere molto ingombranti, poco affidabili e non

2

molto adatti alla rapida individuazione e riparazione di eventuali guasti [2].

Spesso le prestazioni risultavano limitate a causa del rumore generato nella

sezione analogica dei circuiti, di difficile individuazione e soppressione.

Con l’avvento dei primi circuiti integrati sono stati utilizzati dispositivi

quali le memorie EPROM 1, che hanno offerto la possibilita di essere ripro-

grammate. Tale operazione pero, richiedendo l’esposizione a radiazione UV,

e molto laboriosa, e implica l’intervento diretto sul circuito stampato. Non

sono quindi impiegabili in ambienti (quale lo spazio) a forte irraggiamento

UV, se non appositamente schermate. Inoltre le EPROM offrono un numero

di risorse molto limitato, estendibili solo utilizzando molti componenti.

In seguito alla diffusione dei dispositivi DSP (Digital Signal Processor),

sono state realizzate camere CCD basate su questi componenti, caratterizzati

da alte frequenze di lavoro e da un buon livello di programmabilita. Tuttavia,

le diverse priorita assegnate ai complessi cicli software eseguiti dai DSP,

ne rendono inaffidabili le temporizzazioni ad alte frequenze (dell’ordine di

qualche MHz).

La larga diffusione delle logiche programmabili ha rivoluzionato il modo

di concepire la progettazione elettronica delle camere CCD: questi disposi-

tivi digitali sono caratterizzati da alte frequenze di operazione (dell’ordine

di centinaia di MHz), da ridotte probabilita di guasto, da un elevato livello

di integrazione (all’interno di un dispositivo di qualche centimetro quadrato

sono contenuti milioni di porte logiche), da una totale programmabilita, ef-

fettuabile direttamente sul circuito stampato, senza dover modificare in alcun

modo l’elettronica.

Oggigiorno sono disponibili anche soluzioni basate su dispositivi integrati

dedicati, nati dall’esigenza di ottenere un elevatissimo livello di integrazio-

ne, ottime prestazioni e frequenze di lavoro particolarmente elevate. Questi

sono chip progettati appositamente per applicazioni specifiche, in grado di

integrare sia circuiti digitali che analogici.

Ai componenti descritti si affiancano frequentemente dei microcontrollori,

1Erasable PROgrammable Memory.

3

dispositivi forniti di numerose periferiche integrate, adatti a svolgere funzioni

addizionali. Il grande vantaggio di tali dispositivi e la riprogrammabilita su

circuito stampato, che permette una veloce modifica delle loro funzionalita,

un semplice debug del sistema e una rapida sostituzione in caso di guasto.

Questa ampia disponibilita nella scelta dei componenti ha portato sostan-

zialmente il settore dell’imaging scientifico verso soluzioni profondamente

differenti, legate soprattutto alle particolari applicazioni a cui sono rivolte.

Infatti, nel campo delle applicazioni di laboratorio, si riscontrano caratte-

ristiche dipendenti dall’ampia gamma dei fenomeni che dovranno essere ana-

lizzati, per cui spesso le scelte ricadono su camere modulari e molto versatili

a discapito di qualita come la compattezza.

La situazione si inverte invece nel campo delle applicazioni dedicate, ove

sono maggiormente richieste caratteristiche quali leggerezza, ingombro ri-

dotto e basso consumo di potenza. Queste sono le camere a cui faremo

riferimento nel prossimo paragrafo e nel resto di questo lavoro.

1.1 Camere CCD compatte per applicazioni

scientifiche

Quando si parla di camere CCD compatte ci si riferisce generalmente a sistemi

miniaturizzati basati su sensori CCD per la ripresa di immagini digitali.

Nonostante l’elevato grado di integrazione di questi sistemi, talvolta indi-

cati anche come systems-on-a-chip, essi non presentano sempre quelle carat-

teristiche che li rendono annoverabili nella classe dei rivelatori scientifici. Fra

queste possiamo elencare l’elevato intervallo dinamico (> 12bits), il basso

rumore, elevate risoluzioni spaziali e temporali, linearita ed uniformita del

sensore [3].

Tali caratteristiche, responsabili della qualificazione di una camera co-

me scientifica, possono essere raggiunte grazie all’integrazione (con processi

4

CMOS standard) della maggior parte dei circuiti analogici e digitali che sono

alla base del loro funzionamento.

Infatti gli sviluppi tecnologici consentono di progettare e realizzare un

circuito integrato che soddisfi tutti i requisiti per la generazione dei segnali

di timing e di controllo, per il trattamento del segnale negli stadi analogici e

digitali e per interfacciarsi verso il mondo esterno.

A questo livello di complessita, al fine di raggiungere le migliori presta-

zioni, risulta fondamentale controllare e minimizzare la potenza consuma-

ta e l’accoppiamento del rumore digitale con i segnali generati negli stadi

analogici.

Fra le applicazioni a terra che beneficeranno nel prossimo futuro di un

approccio integrato nella realizzazione di una camera CCD, ve ne sono alcune

che impiegano sistemi per l’imaging ad ottiche adattive. Esse vengono impie-

gate in campi quali l’astronomia, la fisica biomedica e la medicina, in quanto

permettono di raggiungere con una particolare tecnica risoluzioni spaziali

molto spinte.

Nelle ottiche adattive un sensore di fronte d’onda [4] misura in tempo

reale la deformazione dell’onda luminosa proveniente dalla sorgente in un

punto qualsiasi del piano focale di un sistema ottico. Un ricostruttore di

fronte d’onda [5], ovvero uno speciale computer che calcola le deformazioni da

applicare alle ottiche per compensare le aberrazioni introdotte dal mezzo in

cui si propaga la radiazione, origina in tempo reale i segnali che azionano dei

pistoni meccanici in corrispondenza di determinati punti sensibili dell’ottica

deformabile2 in modo da ottimizzare la ricostruzione dell’immagine.

Infatti le osservazioni di fenomeni astronomici da terra sono pesantemen-

te limitate dagli effetti perturbativi introdotti dall’atmosfera. Nel caso di

tutti quei fenomeni per i quali l’atmosfera terrestre si mantiene trasparente

alle lunghezze d’onda d’osservazione, le missioni spaziali possono essere sop-

piantate dalle osservazioni a terra, mettendo a punto tecnologie in grado di

2Ad esempio, nei telescopi, lo specchio deformabile e costituito da una sottile lamina

di vetro dotata di attuatori elettromagnetici.

5

ridurre le aberrazioni introdotte dall’atmosfera, con grande contenimento dei

costi. Queste aberrazioni hanno frequenze temporali che vanno dal decimo

al millesimo di secondo, per cui il loro monitoraggio deve poter contare su

sistemi di imaging veloci, basati su elevate frequenze di funzionamento e con

rumore contenuto. Da qui l’importanza dello sviluppo di sistemi integrati

per la ripresa delle immagini.

Il grado di integrazione di una camera compatta puo essere molto spinto,

inglobando lo stesso sensore e i microcontrollori necessari alla ricostruzio-

ne del fronte d’onda, alla gestione della meccanica e in grado di filtrare in

tempo reale le frequenze spaziali relative all’immagine. Lo stesso piano foca-

le potrebbe quindi svilupparsi come una speciale retina di sensori integrati,

autoconsistente con il sistema ottico.

Lo sviluppo di sensori a largo formato, o l’impiego di mosaici di sensori

per applicazioni a terra o nello spazio, e accompagnato dalla necessita di

realizzare sistemi di controllo capaci di gestire efficientemente piu canali di

lettura.

Questo significa affrontare problematiche significative dal punto di vista

del controllo dei consumi, della dissipazione del calore e dei costi di sviluppo.

Queste problematiche possono essere affrontate e risolte grazie allo sviluppo

di circuiti integrati per applicazioni specifiche in grado di gestire la genera-

zione dei segnali di timing e l’elaborazione dei segnali analogici e digitali su

un unico chip.

Nel campo delle applicazioni spaziali sono disponibili processi CMOS tol-

leranti ad ambienti ad alto irraggiamento, offrendo allo stesso tempo signi-

ficativi miglioramenti nella riduzione della massa, del consumo e della dissi-

pazione del calore. I dispositivi integrati prodotti in questa tecnologia offro-

no oltretutto affidabilita superiori e immunita dal malfunzionamento di sin-

goli componenti, visto che sono facilmente implementabili in configurazioni

ridondanti a costi molto contenuti.

Talvolta si parla di camere CCD scientifiche compatte riferendosi a sistemi

scientifici per la ripresa di immagini digitali che passano da uno scarso livello

6

di integrazione ad uno intermedio o alto, determinato dal contesto in cui si

vuole impiegare la medesima camera.

Questo e il caso che prenderemo in considerazione nei paragrafi succes-

sivi ed e legato allo sviluppo di una camera CCD compatta con prestazioni

scientifiche, rivolta allo studio della corona solare in una particolare missione

spaziale. Essa rappresenta il modello di volo per una missione sub-orbitale su

razzo, propedeutica ad una missione spaziale su sonda interplanetaria. Per

questo motivo puo essere considerata anche come un passo intermedio rivolto

allo sviluppo di un sistema per l’imaging scientifico completamente integra-

to. Infatti negli ultimi due capitoli del presente lavoro verranno esaminate le

problematiche inerenti alcune soluzioni per l’integrazione dell’intero sistema

per la ripresa di immagini digitali.

1.2 La missione spaziale HERSCHEL/SCORE

Il Sole, grazie alla sua vicinanza alla Terra, rappresenta un laboratorio

unico per lo studio della fisica del plasma3 stellare, cosicche dalla comprensio-

ne delle sue caratteristiche e possibile estendere i risultati ottenuti e proporre

modelli di altre stelle. Nonostante cio, lo studio del Sole da terra e limitato

dall’assorbimento atmosferico, dallo scattering di una buona parte della ra-

diazione elettromagnetica, dalla turbolenza che limita la risoluzione spaziale

e dalla stessa rotazione terrestre che limita il tempo utile alle osservazio-

ni. Ad esempio, la radiazione alle lunghezze d’onda della luce visibile viene

dispersa dalle particelle atmosferiche che impediscono quindi l’osservazione

della debole corona solare.

Le prime osservazioni da terra della corona in assenza di eclisse totale

risalgono al 1930, quando Lyot a seguito della costruzione del primo coro-

nografo riuscı ad osservare il debole plasma coronale. Infatti, il coronografo,

nascondendo il disco solare e neutralizzando la luce diffratta e dispersa della

3Un plasma e costituito da un gas elettricamente neutro parzialmente o totalmente

ionizzato.

7

fotosfera solare all’interno del telescopio, permette le osservazioni della co-

rona anche senza l’ausilio delle eclissi totali. Oggi, grazie allo sviluppo della

tecnologia aerospaziale, si e riusciti ad andare oltre questi limiti attraverso

l’impiego di sonde e satelliti artificiali in grado di effettuare osservazioni con-

tinue dei fenomeni solari, oltrepassando il problema della diffusione atmosfe-

rica ed estendendo le osservazioni anche in altre bande dello spettro, quali la

banda X ed UV, precluse all’osservazione da terra a causa dell’assorbimento

dei relativi fotoni.

I dati ottenuti attraverso le missioni spaziali sono stati di fondamentale

importanza, ma non hanno ancora spiegato l’origine dei processi fisici alla

base dei fenomeni solari, come il riscaldamento della corona e l’accelerazione

delle componenti del vento solare; questa e la ragione per cui occorrono nuove

missioni per fornire ulteriori dati necessari alla comprensione di tali fenomeni.

Alcune missioni recenti, come SOHO [6] e Ulysses hanno permesso un

continuo monitoraggio della corona con esperimenti di remote-sensing e mi-

sure in-situ. Tuttavia l’interpretazione dei fenomeni fisici solari richiede nuo-

ve misure con migliori risoluzioni spaziali, spettrali e temporali e la possibilita

di effettuare misure locali, a distanze ridotte e latitudini eliocentriche elevate.

Nell’intento di raggiungere questi requisiti, l’Agenzia Spaziale Europea

(ESA) ha pianificato la missione spaziale Solar Orbiter [7], una missione che

includera nel proprio carico utile diversi strumenti per il telerilevamento e

le misure locali, da effettuarsi in prossimita del Sole (0.21 U.A.) e ad una

inclinazione sull’eclittica4 fino a 35.

La comunita internazionale di fisica solare contribuira alla definizione del-

la missione, al progetto e alla realizzazione del Solar Orbiter. Uno dei para-

metri che giocano un ruolo cruciale nei processi fisici coronali e rappresentato

dal rapporto fra le abbondanze dell’elio neutro ed ionizzato [8]. Infatti l’elio

e di fondamentale importanza nel bilancio energetico del vento solare e nel-

la comprensione dei meccanismi di riscaldamento della corona. Purtroppo

4L’eclittica e un cerchio massimo sulla sfera celeste che corrisponde al percorso

apparente del Sole fra le stelle durante l’anno.

8

a tutt’oggi esiste una lacuna nelle osservazioni dell’elio nella corona estesa

(d > 1.2R) e il suo studio si basa di fatto soltanto su modelli teorici.

Allo scopo di fornire le prime immagini della corona nell’elio ionizzato

una volta (HeII) a 30.4 nm, la comunita italiana di fisica solare ha proposto

l’esperimento UVCI (Ultraviolet and Visibile-light Coronal Imager) [9, 10],

un coronografo nell’UV e nel visibile, caratterizzato da un disegno ottico

innovativo e due camere CCD all’avanguardia.

UVCI sara parte integrante del carico scientifico del Solar Orbiter, at-

tualmente in fase di definizione, il cui lancio e previsto per l’inizio della

prossima decade. Durante lo studio di definizione, nell’intento di validare

il coronografo UVCI, e stato proposto di costruire e lanciare con una mis-

sione sub-orbitale su razzo [11] un prototipo di coronografo, progettato per

la distanza di 1 U.A. Tale esperimento, denominato HERSCHEL5/SCORE

(HElium Resonant Scattering in the Corona and HELiosphere - Sounding

Coronagraph Experiment), e il frutto di una collaborazione fra le Universita

italiane di Firenze, Padova, Pavia, l’Osservatorio Astronomico di Torino e

lo statunitense Naval Research Laboratory e verra descritto brevemente nel

prossimo paragrafo allo scopo di introdurre l’argomento oggetto della prima

parte di questo lavoro di tesi: le camere CCD per i canali visibile ed EUV

di UVCI.

Il razzo-sonda selezionato per l’esperimento e del tipo Terrier-Black Brant

ed e caratterizzato da un diametro libero interno di 396 mm ed una lunghezza

per il carico utile di 3207 mm.

5Acronimo derivato da John F.W. Herschel (1792-1871) figlio del piu noto astronomo

Sir William.

9

1.3 Le camere CCD e il coronografo UVCI

di SCORE

UVCI (Ultraviolet and Visibile-light Coronal Imager) e un coronografo a ri-

flessione progettato per acquisire immagini della corona solare da 1.4R a

4R nella riga Lyα dell’idrogeno neutro (HI) a 121.6 nm, nella riga Lyα

dell’elio ionizzato una volta (HeII) a 30.4 nm e nella regione spettrale

corrispondente alla luce visibile.

In questo paragrafo verranno fornite indicazioni utili alla comprensione

dell’assemblaggio del coronografo in relazione al posizionamento delle camere

CCD sui canali visibile ed EUV e al loro funzionamento. Naturalmente la

struttura delle camere CCD e pesantemente condizionata dai risultati scien-

tifici che ne vogliamo trarre, per cui e indispensabile una descrizione, seppur

sommaria, del loro collocamento a bordo di UVCI.

UVCI e caratterizzato da un disegno ottico innovativo, ottimizzato per

minimizzare la luce parassita (stray-light) all’interno del telescopio corono-

grafo. Esso consiste di due coronografi sovrapposti con identico disegno ot-

tico: il coronografo A per la ripresa di immagini della corona nell’idrogeno

neutro a 121.6 nm ed in radiazione visibile; il coronografo B per la ripresa

di immagini nell’elio ionizzato una volta a 30.4 nm ed in radiazione visibile.

I due percorsi ottici nel visibile sono caratterizzati da diversi rivestimenti

degli specchi, in modo da selezionare quello piu efficiente per il Solar Orbi-

ter. Il disegno ottico di UVCI (Figura 1.2) consiste di due sezioni, una per

la reiezione della radiazione proveniente dal disco solare e della radiazione

parassita, l’altra per la formazione dell’immagine della corona sul rivelatore,

assimilabile ad un telescopio a specchi.

La radiazione proveniente dalla corona nelle righe precedentemente enun-

ciate e nella banda visibile giunge sui rivelatori attraverso un sistema di filtri

interferenziali e specchi opportunamente rivestiti, alloggiati all’interno delle

camere. Il coronografo B e equipaggiato con un polarimetro al fine di mi-

surare, nell’intervallo spettrale della luce visibile, la luminosita della corona

10

Figura 1.2: Rappresentazione tridimensionale del carico scientifico a bordo

di HERSCHEL con i due coronografi sovrapposti e le camere CCD.

Figura 1.3: Pianta del banco ottico di UVCI con il polarimetro e le due

camere CCD.

11

nelle sue componenti polarizzate (Figura 1.3).

Il gruppo polarimetrico fa uso di un ritardatore variabile innovativo, im-

plementato in tecnologia a cristalli liquidi (LCD - Liquid Crystal Display). I

cristalli liquidi sono caratterizzati dalla capacita di produrre differenti stati

di polarizzazione della luce visibile in relazione alla tensione applicata ai loro

capi. Tuttavia il ritardo introdotto da un singolo strato di cristalli liquidi e

fortemente dipendente dalla lunghezza d’onda della radiazione che lo attra-

versa. Per superare questo problema il polarimetro di UVCI fara uso di un

ritardatore a cristalli liquidi acromatico nell’intervallo spettrale da 450 nm a

600 nm.

La modulazione elettro-ottica in bassa tensione del ritardatore a cristalli

liquidi e accurata, riproducibile ed allo stesso tempo veloce (fino a 100 Hz).

Questo e un vantaggio non indifferente rispetto ai metodi polarimetrici clas-

sici che fanno uso di sistemi a modulazione meccanica tramite la rotazione di

elementi polarizzatori e tensioni elevate (dell’ordine dei kilovolts). L’impie-

go degli LCVRs (Liquid Crystal Variable Retarders) allo stesso tempo evita

ritardi grossolani legati al movimento di parti meccaniche e riduce la massa,

l’ingombro e il consumo di potenza dell’intero sistema. Queste caratteristiche

sono essenziali per il loro impiego in strumentazione a bordo di una missione

spaziale. L’unico inconveniente degli LCVRs e legato al fatto che il ritardo

introdotto dai cristalli liquidi dipende da fattori esterni come la temperatura;

tuttavia il tempo utile di UVCI per le osservazioni sara abbastanza limitato

(circa 300 s) e quindi la temperatura non variera in maniera apprezzabile.

1.4 Predizione del conteggio dei fotoni sui ri-

velatori CCD

Al fine di progettare un sistema di rivelazione della radiazione e essenziale

conoscere il flusso di fotoni a cui sara soggetto il sensore. Questo parametro

dettera le principali caratteristiche dell’intera architettura del sistema, in

12

relazione alle misure scientifiche che da esso si vogliono estrapolare.

Dalla misura o dalla stima teorica del flusso si seleziona il sensore da im-

piegare in base a caratteristiche quali l’efficienza quantica nella regione spet-

trale di interesse, il tempo di esposizione, l’intervallo dinamico (legato anche

alle caratteristiche dell’elettronica di lettura) ed il rapporto segnale/rumore

desiderato.

A tale scopo si riassumono nella Figura 1.4 le stime previste per il conteg-

gio di fotoni nella banda spettrale compresa fra 460 nm e 600 nm associato

alle principali formazioni coronali solari [12, 13, 14, 15, 16, 17] a distanze

eliocentriche progressive, per sensori con pixels di diverse dimensioni.

Figura 1.4: Stime del conteggio di fotoni fra 460 nm e 600 nm per pixels di

diverse dimensioni in funzione della distanza eliocentrica.

Grazie a queste stime si e potuto selezionare il sensore per il canale visibile

di SCORE dotato delle caratteristiche illustrate nel paragrafo successivo.

Inoltre, con analoghe stime effettuate per l’EUV, si e selezionato il sensore

per la ripresa di immagini nell’elio ionizzato.

Sia il flusso che l’efficienza quantica del sensore per l’intervallo spettrale

del visibile sono molto superiori rispetto alle medesime grandezze relative

al sensore per la riga dell’HeII a 30.4 nm. Nonostante il modesto flusso

13

nell’estremo ultravioletto (ad esempio associato ad un buco coronale), i fotoni

a queste lunghezze d’onda sono dotati di un’energia capace di generare per

effetto fotoelettrico coppie elettrone-lacuna multiple, fornendo cosı un segnale

con un rapporto S/N ancora accettabile.

In realta, tale rapporto non e ancora del tutto definito, in quanto SCORE

sara la prima missione a riprendere immagini alle lunghezze d’onda dell’elio

ionizzato una volta, confermando o confutando le predizioni teoriche. Tut-

tavia l’impiego di un sensore UV enhanced, opportunamente trattato per

la rivelazione delle lunghezze d’onda nell’estremo ultravioletto e lo svilup-

po di un’elettronica di lettura della carica a basso rumore, consentiranno il

raggiungimento di un rapporto S/N sufficiente per la ripresa di immagini

nell’EUV.

Si stima quindi che l’elio ionizzato potra essere rivelato almeno fino a 2R

nei buchi coronali6. Inoltre saranno possibili misure significative anche nelle

streamers fino a 2.6R.

Inoltre, usando il CCD in binning mode7, potremo rivelare l’elio ionizzato

fino a 3R, oltre a ridurre i tempi di integrazione nell’intervallo spettrale

relativo al visibile.

1.5 I sensori selezionati per le camere CCD

di UVCI

Come affermato nei paragrafi precedenti, i rivelatori per il canale visibile ed

EUV di UVCI saranno sensori CCD. Grazie alle caratteristiche di versatilita

del prototipo di laboratorio [18, 19] (non riscontrabili in modelli commercia-

li) sviluppato presso l’XUVLab prima del presente modello di volo, e stato

6I buchi coronali sono zone della corona in cui la densita del plasma diminuisce

bruscamente mentre gli streamers sono associati a protuberanze incandescenti di plasma.7La tecnica di binning consiste nel sommare la carica accumulata in piu pixels in un

solo pixel del sensore; questo consente di riprendere immagini con un migliore rapporto

S/N .

14

possibile selezionare le principali caratteristiche delle camere per SCORE, fra

le quali il sensore CCD per la camera nel visibile e nell’EUV.

La scelta del sensore per il canale visibile e dettata dalla necessita di

riprendere quasi simultaneamente le tre immagini dei corrispondenti stati di

polarizzazione, cosı da evitare la ripresa di immagini diverse a causa della

rapidita di variazione dei fenomeni osservati. Cio risulta possibile grazie alla

combinazione delle caratteristiche del sensore e dell’elettronica di lettura con

le proprieta di commutazione rapida degli stati del polarimetro.

In particolare per il canale visibile di SCORE si e scelto un sensore CCD

con formato di 1024× 2048 pixels del tipo frame-transfer, cosı da consentire

lo spostamento ”rapido” dell’immagine (1024 × 1024 pixels) nella sezione di

store, permettendo un’immediata esposizione di un nuovo frame mentre il

precedente viene letto ad una piu lenta ma meno rumorosa velocita di rea-

dout. Questa si svolgera presumibilmente ad un pixel rate di 500 kpixel/s o

inferiore. L’architettura frame-transfer e, infatti, costituita da due identiche

matrici di pixels, una dedicata alla ripresa delle immagini (A), l’altra (scher-

mata, vedi Figura 1.5) dedicata al trasferimento, immagazzinamento e alla

lettura della prima (B).

In particolare abbiamo focalizzato l’attenzione sul CCD47-20 (Figura 1.6)

retroilluminato ed assottigliato di E2V, un sensore del tipo AIMO8 dotato

di cella Peltier integrata per il raffreddamento e la conseguente riduzione

delle cariche generate per effetto termico. La Tabella 1.1 riporta le principali

caratteristiche di questo sensore.

Anche per il canale EUV abbiamo selezionato il sensore CCD47-20 di

E2V, ma in configurazione NIMO9. Questo sensore e del tipo UV-enhanced,

realizzato con trattamenti superficiali (coatings) a base di fosforo, che forni-

8Acronimo di Advanced Inverted MOde (talvolta conosciuto come MPP - Multi Phase

Pinned). I CCD AIMO hanno una struttura modificata del pixel che consente la riduzione

della corrente di buio anche di un fattore 100, operando a tensioni negative anziche positive.

Tuttavia cio avviene a spese della riduzione della quantita massima di carica accumulabile.9Non Inverted MOde.

15

Figura 1.5: Schema di un sensore CCD ad architettura frame-transfer.

scono un’efficienza quantica ottimizzata per la ripresa di immagini nel lontano

ultravioletto [20].

Caratteristica Valore

Frequenza massima di lettura 5 MHz

Sensibilita del nodo di lettura 4.5 µV/e−

Picco di segnale 100 ke−/pixel

Intervallo dinamico (@20 kHz) ∼ 50.000 : 1

Intervallo spettrale 200÷1100 nm

Rumore di lettura (@20 kHz) 2 e− r.m.s.

Dimensioni del pixel 13 µm × 13 µm

Tabella 1.1: Specifiche del sensore CCD47-20 di E2V.

Allo scopo di ottenere il massimo rapporto S/N nelle immagini il CCD

per l’EUV verra raffreddato per contatto con una massa esterna di rame raf-

freddata ad azoto liquido a circa −120C rispetto alla temperatura ambiente.

Data la breve durata della missione, la capacita termica della massa garan-

16

Figura 1.6: Il sensore CCD47-20 di E2V e le relative curve di efficienza quan-

tica @− 20C. Nel caso in esame facciamo riferimento alla curva identificata

come ”midband”.

tira per il tempo di volo l’intervallo di temperature per il quale il rumore

termico sulle immagini puo considerarsi trascurabile.

1.6 Riepilogo

In questo capitolo ho introdotto alcune nozioni elementari relative a camere

CCD per applicazioni scientifiche a terra e dallo spazio. In particolare ho

messo in evidenza le caratteristiche salienti di una camera CCD compatta

e la possibilita dell’integrazione dell’elettronica di trattamento del segnale

analogico e digitale al fine dell’ottenimento di migliori prestazioni. Infine

17

ho introdotto l’argomento specifico di questa prima parte del lavoro di tesi:

le camere CCD per la missione spaziale sub-orbitale SCORE, presentando

le caratteristiche principali dei sensori in relazione al canale spettrale che

dovranno investigare.

18

Capitolo 2

La camera CCD per il canale

visibile di UVCI

In questo capitolo viene presentata la camera CCD dedicata al canale

visibile di UVCI, il suo assemblaggio e principio di funzionamento in relazione

al principale obiettivo che si pone: la ripresa di immagini della corona solare

in luce visibile polarizzata.

In seguito alla realizzazione del prototipo di laboratorio e attualmente in

fase di sviluppo presso l’XUVLab del Dipartimento di Astronomia e Scienza

dello Spazio il prototipo di volo. La progettazione di tale prototipo ha come

obiettivi il raggiungimento di caratteristiche quali un basso rumore di lettura

del sensore, un ampio intervallo dinamico, un consumo ridotto di potenza ed

una massa ed ingombro limitati.

Nei paragrafi a seguire illustrero una panoramica dell’architettura del

sistema su cui ho lavorato e una descrizione di ogni singola scheda della

camera in modo da illustrare le relazioni di interconnessione fra le sue parti

principali, soffermandomi maggiormente sulle schede di cui mi sono occupato

o per le quali ho contribuito. Tale panoramica servira anche a definire le

modalita di generazione dei principali segnali di controllo della camera e per

la lettura della carica fotogenerata nel sensore.

19

2.1 Architettura della camera e suo funzio-

namento

La camera CCD per il canale polarimetrico di SCORE e composta dalle

seguenti schede elettroniche [21] (Figura 2.1):

1. la scheda per l’alimentazione generale della camera e la generazione

delle tensioni di polarizzazione del sensore (bias generator);

2. la scheda per l’alimentazione della cella Peltier per il raffreddamento

termoelettrico del sensore;

3. l’interfaccia spacewire con i protocolli di comunicazione da e verso il

computer di bordo;

4. la scheda del generatore di fasi digitali (sequencer) e di adattamento

delle controparti analogiche (clock driver);

5. la scheda del doppio campionamento correlato e di conversione analogico-

digitale (CDS/ADC);

6. il preamplificatore con il CCD e la cella Peltier ;

7. la scheda per il controllo dell’otturatore;

8. la scheda di controllo del polarimetro.

Le schede 1 − 7 sono collocate all’interno della camera, mentre la 8 e

esterna e posizionata in vicinanza del gruppo ottico del polarimetro.

La camera CCD soddisfa tutti i requisiti per una missione spaziale sub-

orbitale; infatti la sua forma geometrica si adatta al posizionamento sul banco

ottico di UVCI ed e interamente costruita in alluminio anodizzato, materiale

leggero, facilmente lavorabile ma allo stesso tempo robusto. Tutte le sche-

de elettroniche sono bloccate con degli appositi ferma-scheda adatti al volo

su razzo, forniti da Calmark, cosı da ridurre le vibrazioni ed evitare ogni

possibile spostamento in fase di lancio.

20

Figura 2.1: La camera CCD per il canale visibile di UVCI e suo esploso con

il posizionamento delle schede elettroniche e relativi fermascheda.

Nella parte anteriore della camera e montato un otturatore da vuoto della

serie V S25 di Uniblitz, controllato dalla relativa scheda. Il disegno meccanico

della camera consente l’inserimento di schermi sottili fra le schede di controllo

dell’otturatore e del CDS/ADC e fra il CDS/ADC ed il sequencer/clock driver

in modo da prevenire possibili interferenze elettromagnetiche.

L’interconnessione interna viene assicurata tramite cavi flat saldati alle

estremita sulle schede, in modo tale da garantire compattezza, flessibilita ed

21

affidabilita.

Per la selezione del canale EUV e del canale visibile si impiega un apposito

specchio (folding mirror) pilotato dalla scheda del polarimetro.

Allo scopo di acquisire immagini digitali della corona solare e necessario

leggere il segnale video in uscita dal sensore CCD ed occorrono quindi tutti i

segnali necessari alla polarizzazione del sensore e al processo di scorrimento

delle cariche fotogenerate pixel per pixel. Il sequencer (o sequenziatore di

fasi) produce i clocks ed altri segnali digitali necessari alla lettura del sensore e

all’acquisizione dei frames, determinando il tempo di esposizione e il formato

delle immagini.

Le fasi digitali vengono convertite in segnali analogici di clock grazie al

clock driver, i cui livelli dipendono dalle caratteristiche dello specifico sensore.

La generazione delle fasi rappresenta un passaggio cruciale nella progettazio-

ne dell’elettronica di lettura, in quanto devono essere ben definite nei livelli

e nella forma, soprattutto al crescere della frequenza di lettura (pixel rate).

E quindi fondamentale che, insieme alle tensioni di bias del sensore, non

rappresentino fonti importanti di rumore.

Il processo di lettura della carica e affetto dal rumore di reset nello stadio

di uscita del sensore, che somma sostanzialmente al segnale video un off-

set in tensione. Questo livello indesiderato viene sottratto nella scheda di

campionamento, campionando due volte il segnale e sottraendo l’offset da

quest’ultimo. Una volta campionato e ripulito dal rumore di reset il segnale

video viene convertito in digitale dal convertitore A/D collocato sulla mede-

sima scheda. Le sue uscite sono connesse alla scheda spacewire che controlla

le comunicazioni con il computer di bordo tramite un determinato protocol-

lo. Il PC di bordo salva le immagini e controlla la telemetria verso terra. Lo

schema a blocchi del funzionamento della camera CCD per il canale visibile

di UVCI e illustrato in Figura 2.2.

La missione si svolge sostanzialmente in tre fasi. Durante la prima, la

procedura di start-up prevede il raffreddamento del sensore CCD prima del

lancio a causa del lento profilo di raffreddamento del dispositivo (5K/min).

22

Figura 2.2: Schema a blocchi del funzionamento della camera CCD per il

canale visibile di UVCI.

23

Infatti il salto termico di 40K rispetto alla temperatura ambiente non consen-

te il graduale raggiungimento della temperatura di lavoro durante il lancio,

ma soprattutto non e possibile il raggiungimento della temperatura di lavo-

ro per il sensore operante nel canale EUV, il cui salto termico (circa 120K

rispetto alla temperatura ambiente) richiede il preventivo raffreddamento a

terra con una massa di rame di contatto portata in temperatura tramite azo-

to liquido. Una volta raffreddata a terra tale massa consentira di mantenere

il sensore alla temperatura d’esercizio per tutta la durata della missione.

Circa un minuto prima dell’inizio della sequenza di acquisizione il PC

di bordo generera due segnali di accensione, uno necessario all’inizializzazio-

ne della scheda spacewire, l’altro diretto alle restanti schede. Questi segnali

scandiscono l’inizio della seconda fase, in cui vengono generati i segnali per

la sequenza di acquisizione. Senza scendere nei dettagli della procedura, que-

sta prevede inizialmente l’acquisizione dell’immagine di maggior contenuto

scientifico (quella relativa al canale EUV ) e il suo trasferimento verso il PC

di bordo. Nel frattempo lo specchio di folding sara posizionato per riflet-

tere il fascio luminoso verso la camera nel visibile ed iniziera l’acquisizione

delle immagini in luce polarizzata e delle immagini di buio necessarie alla

successiva elaborazione.

Alla fine (terza fase) verranno spente le alimentazioni (eccetto quella per

la cella Peltier del sensore nel visibile) ed iniziera il rientro in atmosfera.

Nei paragrafi successivi saranno illustrate le singole schede che compon-

gono la camera nel visibile, non molto dissimile da quella per il canale EUV,

in quanto in stato avanzato di progettazione e realizzazione. Partendo dalla

scheda posizionata nella parte posteriore della camera (quella relativa alle

alimentazioni) si percorrera a ritroso il cammino seguito dal segnale video,

arrivando alla scheda da me progettata e testata: la scheda CDS/ADC.

La progettazione elettronica di tutte le schede e stata affrontata all’inter-

no del gruppo di lavoro dell’XUVLab, cosı come la redazione degli schematici

circuitali e dei layouts, gli assemblaggi e l’effettuazione delle misure. Lo sbro-

glio delle nets delle schede complesse a piu strati si e avvalsa dell’appoggio

24

di una ditta esterna specializzata nella realizzazione di PCBs.

La mia attenzione si e concentrata soprattutto sul preamplificatore ed in

particolar modo sulla scheda di campionamento e conversione A/D, ma ho

contribuito anche allo sviluppo delle altre schede e alla risoluzione di varie

problematiche inerenti l’assemblaggio elettrico e meccanico delle due camere.

2.2 Le alimentazioni e il generatore delle ten-

sioni di bias

Questa scheda (Figura 2.3) ha il compito di generare le tensioni di alimen-

tazione per le altre schede della camera e le tensioni di polarizzazione del

sensore CCD.

Figura 2.3: La scheda per la generazione delle alimentazioni e delle tensioni

di polarizzazione del sensore CCD.

Il sistema di alimentazione elettrica del razzo e costituito da alcune batte-

rie dimensionate per fornire la potenza necessaria allo svolgimento dell’intera

25

missione nei tempi prescritti. Tale sistema fornisce due alimentazioni, di cui

una a basso rumore, entrambe corrispondenti ad una tensione di +28 V .

L’alimentazione meno rumorosa e impiegata per la generazione dei segnali

analogici di controllo della camera (potenza distribuita 11 W ), mentre la se-

conda e impiegata nell’alimentazione della circuiteria digitale e per il sistema

di raffreddamento (potenza distribuita 26 W ).

La stessa scheda deriva dai 28 V in ingresso le tensioni di alimentazione

delle schede che formano il controller. Il circuito di generazione delle tensioni

di alimentazione e basato su convertitori DC/DC Traco e produce livelli

di ±15 V e +5 V con correnti di 1.2 A. Queste alimentano la scheda del

sequencer/clock driver, del CDS/ADC e del preamplificatore e sono filtrate in

modo da eliminare la ripercussione delle frequenze di switching nei suddetti

stadi.

Dall’alimentazione principale a basso rumore sono derivate le tensioni di

polarizzazione del sensore attraverso il circuito di bias generator.

L’accuratezza nella generazione delle tensioni di polarizzazione del CCD

e fondamentale per il mantenimento di un basso livello di rumore sulle im-

magini. Infatti, intervenendo nel processo di polarizzazione del sensore, il

loro livello di rumore va a sommmarsi quadraticamente al rumore generato

intrinsecamente dallo stadio di output del CCD.

Dato che il rumore intrinseco di un sensore CCD e dell’ordine dei µV

(tipicamente 0.5÷5 µV ), il rumore sulle tensioni di bias dev’essere mantenuto

ad un livello nettamente inferiore. Queste corrispondono a livelli regolati pari

a 3 V , 9.5 V , 17 V e 29 V , come richiesto dal sensore.

2.3 L’alimentazione per la cella Peltier

Il compito di questa scheda consiste nel fornire i livelli di tensione e corrente

richiesti dalla cella Peltier per il suo corretto funzionamento, nonche il mo-

nitoraggio dell’andamento della temperatura da utilizzare come feedback per

la regolazione della forma e della pendenza della curva di raffreddamento. A

26

tale scopo si impiega un microcontrollore (PIC16F877) di Microchip per il

controllo dei DACs1 necessari alla suddivisione fine dei livelli di potenziale.

La cella Peltier e direttamente integrata sullo stesso package del sensore

CCD (Figura 2.4) e viene alimentata tramite due connettori di potenza (4

V , 3 A) passanti. La dissipazione del calore dal lato caldo della cella avviene

tramite una base in kovar che lo trasferisce alle pareti della camera tramite

un dissipatore in rame, posizionato tra il preamplificatore e la scheda di

campionamento e conversione A/D.

Figura 2.4: La cella Peltier integrata con il sensore CCD (schema). L’area

occupata dall’elettronica del preamplificatore e indicata con il n 5.

Il monitoraggio della temperatura avviene grazie ad una coppia di ter-

mistori inclusi nell’involucro di ceramica del dispositivo. Questo e chiuso

ermeticamente, riempito di un gas inerte a bassa conduttivita, e dotato di

una finestra ottica anti-riflesso. La cella Peltier fornira un ∆t di circa 40K

rispetto alla temperatura ambiente, il che consentira di ridurre la corrente di

1Acronimo inglese di Digital to Analog Converters.

27

buio del sensore a livelli minimi grazie anche alla modalita di lavoro del tipo

inverted-mode.

2.4 L’interfaccia spacewire

La scheda d’interfaccia spacewire (Figura 2.5) gestisce la comunicazione fra la

camera CCD, il controller del polarimetro e il computer di bordo (un PC mo-

dificato per il razzo). Essa riceve i segnali di sincronizzazione e trasmette le

immagini codificate al PC usando spacewire, un protocollo di comunicazione

dell’ESA specifico per applicazioni spaziali.

Figura 2.5: La scheda d’interfaccia verso il computer di bordo ed il controller

del polarimetro.

Le principali caratteristiche dell’interfaccia per la camera CCD si possono

riassumere in:

• capacita di connettere al computer di bordo camera, controller del

polarimetro e controller della cella Peltier ;

28

• compatibilita con il protocollo IEEE-1355/SpaceWire;

• capacita di memorizzare dati fino a 8 Mb (formato immagine: 512×512

pixels (binning 2 × 2), dinamica: 16 bit/pixel) in una memoria buffer;

• possibilita di essere controllata in locale e in remoto.

Il sequencer, una volta inizializzato, controlla la generazione dei segnali

necessari all’acquisizione delle immagini; il controller del polarimetro svolge

il monitoraggio della temperatura del dispositivo a cristalli liquidi e imposta

le tensioni necessarie alla loro corretta orientazione; infine il microcontrollore

della scheda dell’alimentazione della cella Peltier genera la rampa di cor-

rente per il raffreddamento graduale del CCD sulla base della lettura della

temperatura del medesimo dispositivo. Tutte le informazioni necessarie allo

svolgimento di tali compiti devono essere scambiate con il PC, ed e proprio

l’interfaccia spacewire che gestisce lo scambio.

Per il collegamento fra camera e computer di bordo non occorre una

totale compatibilita con il protocollo SpaceWire (ECSS E-50-12A). A tale

scopo abbiamo utilizzato il protocollo sub-standard, aggiornato e corretto,

IEEE-1355 DS/DE con una gestione dei segnali del tipo LVDS 2; questo

protocollo garantisce la compatibilita con lo SpaceWire standard eccetto per

alcuni dettagli che non sono rilevanti ai nostri scopi. L’implementazione

del protocollo avviene attraverso il dispositivo SMCSlite3, un controllore di

comunicazioni specificatamente dedicato allo scopo.

Per il trasferimento delle immagini dal convertitore A/D alla scheda spa-

cewire e da questa al PC e richiesto un buffer con una capacita di almeno

4 Mb. Infatti l’immagine deve essere mantenuta in una memoria (in questo

caso una coppia di FIFO memory) in caso di indisponibilita del collegamento

fra il computer di bordo e il dispositivo SMCSlite (puo capitare infatti che

2Acronimo inglese di Low Voltage Differential Signals3Questo dispositivo (Scalable Multichannel Communication Subsystem) e realizzato in

tecnologia adatta agli ambienti ad alto irraggiamento come quello spaziale. E’ stato infatti

impiegato in diverse missioni spaziali ed e garante di alte prestazioni ed affidabilita.

29

il PC sia temporaneamente occupato nello svolgere altre mansioni e quindi

non disponibile nella ricezione dei dati).

Il trasferimento dell’immagine dall’ADC alla memoria avviene ad un data

rate piuttosto basso (dell’ordine dei 500 kHz o inferiore), tuttavia il succes-

sivo trasferimento verso il PC avviene ad un’alta velocita di trasmissione dei

dati (circa 50 ÷ 100 Mbits/s con data rate massimo pari a 200 Mbits/s).

L’immagine viene trasmessa attraverso il collegamento IEEE-1355 con

alcune informazioni supplementari contenute nel proprio header.

Per la sincronizzazione del sistema ed il controllo locale delle attivita

della scheda spacewire abbiamo scelto un microcontrollore capace di svolgere

le seguenti mansioni:

• start dell’intera camera;

• inizializzazione del dispositivo SMCSlite;

• inizializzazione del sequencer (per la fase di test);

• inizializzazione del controller delle memorie FIFO ;

• inserimento dell’header nell’immagine.

L’ultima mansione richiede un collegamento fra il controllore locale, il

controllore del polarimetro ed il controllore della scheda di alimentazione

della cella Peltier, dato che le informazioni relative alla temperatura dei

dispositivi vengono registrate nell’header.

Per lo svolgimento della funzione di controllo delle attivita si e scelto un

microcontrollore a 8 bits, 20 MHz, dotato di varie interfacce.

Grazie alle caratteristiche del dispositivo SMCSlite, lo schema d’interfac-

cia (Figura 2.6) e progettato per essere inizializzato e controllato anche dal

PC remoto; cio puo risultare molto utile in fase di prova e correzione degli

errori.

Nel normale funzionamento della scheda, il controllo tramite il computer

di bordo e ridotto ai minimi termini, in modo da evitare il sovraccarico del

30

Figura 2.6: Schema dell’interfaccia spacewire.

PC; tuttavia alcuni comandi quali l’inizio delle acquisizioni e il setup dei

parametri restano comunque a suo carico.

Come riportato in Figura 2.6, i componenti principali della scheda spa-

cewire sono il controllore SMCS, le memorie FIFO, il controllore per le FIFO,

un microcontrollore locale e un driver/receiver LVDS. Per questi componenti

abbiamo scelto i seguenti modelli:

• un SMCSlite di Atmel ;

• due memorie in cascata FIFO IDT SuperSync II sincrone ad alte pre-

stazioni4 in logica TTL;

4Questa memoria First-In-First-Out consente di funzionare con frequenze di clock fino

a 100MHz e la dinamica d’ingresso e d’uscita puo essere scelta fra 8 e 16 bits.

31

• una CPLD Xilinx della serie XC9500XL come controllore delle FIFO ;

• un microcontrollore PIC16F877 per il controllo locale;

• un driver/receiver LVDS Fairchild doppio.

Facendo sempre riferimento alla figura precedente si capisce come il dispo-

sitivo SMCS svolga l’attivita principale della scheda. Esso contiene diverse

interfacce, fra le quali l’interfaccia FIFO, due interfacce seriali UART, una

interfaccia HOST, una GPIO (General Pourpose I/O) e l’interfaccia IEEE-

1555 per il collegamento con l’LVDS 5. L’SMCS viene direttamente controlla-

to (inizializzazione, start, stop, ecc.) dal PIC attraverso l’interfaccia HOST.

E’ possibile tuttavia controllarlo dal computer di bordo tramite la caratte-

ristica SMCS Control-by-Link, sfruttando proprio il collegamento spacewire

IEEE13-55.

L’interfaccia FIFO controlla la lettura e la scrittura della memoria da 8

Mb e indirizza i dati tramite l’LVDS verso il computer di bordo. Le due

interfacce UART consentono ad altri dispositivi della camera di connettersi

all’SMCS e da questa al PC.

Le memorie FIFO utilizzate sono di tipo sincrono e operano con clocks di

lettura e scrittura variabili da 0 a 100 MHz. I segnali di gestione e sincroniz-

zazione, cosı come i clocks, sono generati da una CPLD Xilinx, che controlla

il trasferimento dei dati dall’ADC alle memorie e da queste all’interfaccia

FIFO di SMCSlite. Le caratteristiche della CPLD permettono di eseguire

queste operazioni in maniera veloce ed affidabile.

Il microcontrollore PIC e connesso all’SMCSlite attraverso l’interfaccia

HOST e al sequencer tramite la sua porta seriale. Esso automatizza alcu-

ne operazioni, come l’inizializzazione dell’SMCS e la generazione dell’header

dell’immagine. Consente inoltre di inizializzare il sequencer e avviare la pro-

cedura di acquisizione, decodificando i comandi provenienti dal computer

remoto.

5Il dispositivo impiegato consente un transfer rate fino a 400 Mbits/s ed e ideale per

trasmettere e ricevere segnali doppi (data e strobe nel protocollo IEEE-1355).

32

Tenendo presente che ogni immagine si riferisce ad una esposizione con

tempo di 5 s, la tipica sequenza di acquisizione puo essere riassunta nei

seguenti passaggi:

1. il computer di bordo accende l’interfaccia SpaceWire;

2. il microcontrollore inizializza il sequencer, il dispositivo SMCSlite, la

CPLD, il controller delle memorie e le FIFO ;

3. il computer, tramite segnali ausiliari, invia all’SMCS il comando di

inizio acquisizione;

4. il microcontrollore legge il comando dal registro d’ingresso della GPIO1

usando l’interfaccia HOST e lo decodifica;

5. il microcontrollore invia il comando di start al sequencer che da inizio

alla procedura di acquisizione.

Le modalita di acquisizione (in fase di definizione) verranno totalmente

programmate all’interno della logica del sequencer.

Per la fase di test in laboratorio e di individuazione e correzione degli

errori, abbiamo utilizzato una speciale interfaccia Ethernet/SpaceWire chia-

mata EtherSpaceLinks, prodotta da 4Links. Questa consente il colloquio fra

un PC di laboratorio e la scheda spacewire.

2.5 Il sequencer e il clock driver

La matrice di un sensore CCD si presenta come un insieme di registri a

scorrimento verticale della carica. Ogni registro verticale e composto dalla

relativa colonna di pixels. Al termine dei registri verticali e collocato un

registro a scorrimento orizzontale (detto anche seriale) della carica. Questo

raccoglie le cariche generate per effetto fotoelettrico nei singoli pixels e le

trasporta serialmente verso lo stadio di uscita.

33

Entrambi i registri necessitano di differenti segnali di temporizzazione

(le cosiddette fasi o clocks) per lo scorrimento della carica verso lo stadio

amplificatore d’uscita del sensore. In quest’ultimo, il nodo di lettura provvede

a convertire la carica in livelli di tensione ad un determinato pixel rate6.

Questo segnale in tensione e quindi disponibile all’uscita nella caratteristica

forma pulsata del segnale video relativo ai sensori CCD.

La scheda oggetto di questo paragrafo e dedicata alla generazione dei

clocks per la lettura del sensore CCD (Figura 2.7). Essa fornisce i segnali

digitali di temporizzazione al clock driver (che li trasforma in forma analogica

adattandoli ai livelli richiesti dal sensore), i segnali di clamp e sample per

il campionamento e il segnale di start convert che abilita alla conversione il

convertitore A/D.

Figura 2.7: Il generatore di fasi della camera CCD.

Per la progettazione e realizzazione del sequencer sono disponibili va-

6Al momento, la velocita di lettura massima del registro seriale di un sensore CCD,

per sistemi con dinamica a 12 bits, si aggira intorno ai 50 MHz. Per dinamiche superiori

(≤ 16 bits) questa si aggira intorno ai 5 MHz.

34

ri schemi, piu o meno classici, che utilizzano dai componenti discreti alle

EPROMs fino a giungere ai DSPs, utilizzati soprattutto per applicazioni

scientifiche grazie alla loro flessibilita.

Attualmente il metodo piu innovativo per la generazione dei segnali di

timing per la lettura di un sensore CCD (anche per i sensori CMOS) consiste

nel far uso di logiche programmabili come CPLD (Complex Programmable

Logic Device) o FPGA (Field Programmable Gate Array). Una logica pro-

grammabile consiste in un numero di blocchi logici funzionali quali PALs

(Programmable Array Logic), interconnessi da una matrice di interruttori

programmabili, capace di generare combinazioni ed operazioni logiche com-

plesse. La loro programmazione consiste nel progettare uno schema logico

con contatori, porte logiche, flip-flops, ecc. ed implementare tali schemi al-

l’interno del dispositivo. Tutto cio risulta facilitato grazie all’impiego della

tecnologia di programmazione FLASH, la quale consente di programmare piu

volte il dispositivo logico direttamente sulla scheda stampata attraverso uno

specifico cavo connesso al PC (cavo JTAG).

L’impiego di logiche programmabili per la realizzazione del sequencer e

appetibile per vari motivi [22]. Innanzitutto sono sistemi flessibili e veloci, ma

soprattutto sono affidabili per la generazione di segnali di temporizzazione.

Infatti:

• sono stabili e non soffrono di rumore jitter 7 (caratteristica fondamentale

per funzionalita di temporizzazione di dispositivi): una volta program-

mati i CPLDs agiscono come circuiti hardware con ritardi fissati fra i

diversi segnali. Questi sono predicibili e ben impostati durante la fase

di implementazione;

• sono veloci e capaci di generare elevati pixel rates : i piu grandi e lenti

CPLD possono utilizzare clock di sistema con frequenze superiori ai

7Rumore all’interno dei dispositivi integrati ad origine random o periodica (causato

dall’interferenza con segnali periodici) che provoca variazioni temporali nel periodo o nella

fase dei clocks, cambiando l’istante di rising-edge.

35

200 MHz e sono virtualmente capaci di generare pixel rates dell’ordine

dei 75 Mpx/s (per un CCD a tre fasi);

• facilitano la progettazione: il progettista puo avvalersi di strumenti

software ad interfaccia grafica semplificata o linguaggi di programma-

zione per la descrizione dell’hardware e la simulazione del progetto. I

tools di sviluppo consentono di realizzare un progetto con le funziona-

lita desiderate e riprodurre il medesimo su piu dispositivi. Cio consente

di realizzare in tempi brevi un prototipo, di testarlo e di ottimizzare le

sue caratteristiche re-implementando il nuovo progetto;

• consentono costi di sviluppo contenuti: grazie agli strumenti di svilup-

po ad interfaccia grafica o a linguaggio di programmazione i proget-

tisti possono sviluppare o modificare il progetto in pochi istanti. Gli

strumenti di sviluppo sono a basso costo o gratuiti;

• possiedono un alto grado di integrazione: i CPLDs sono dispositivi

integrati ad alto numero di gates per unita di superficie, vengono di-

stribuiti in piccoli packages ed occupano percio uno spazio ridotto sulle

schede.

Nonostante queste caratteristiche le logiche programmabili (a parte alcu-

ne delle ultimissime generazioni), come del resto i DSPs, non sono convenien-

ti per svolgere determinati compiti per i quali sono maggiormente indicati

sistemi ad elevato numero di periferiche integrate.

Per questo motivo abbiamo pensato di sviluppare il progetto del sequencer

basandosi sull’impiego di logiche programmabili e un microcontrollore. Ab-

biamo preferito una soluzione mista in quanto le logiche programmabili sono

molto veloci ed affidabili nella generazione delle fasi per il sensore, mentre il

microcontrollore e maggiormente adatto a svolgere compiti ulteriori, quali la

gestione di processi ausiliari. Infatti, generalmente, i microcontrollori sono

piu lenti delle logiche programmabili, sono molto complessi e caratterizzati

36

da un ampio set di istruzioni. Oltretutto l’incertezza nelle temporizzazioni

dei segnali e superiore.

La scelta della logica programmabile da impiegare nello sviluppo del se-

quencer e ricaduta quindi sulle FPGA e CPLD reperibili sul mercato. Visto

che il sequencer del prototipo di laboratorio e stato sviluppato con CPLDs

della famiglia XC9500 di Xilinx abbiamo preferito, data l’esperienza, indiriz-

zarci verso tali tipologie di logiche, scegliendone una sulla base delle risorse

necessarie allo sviluppo del progetto scegliendone una della famiglia Cool

Runner. L’impiego combinato con un microcontrollore consente di sviluppa-

re un’elettronica compatta ed affidabile, con alto frame rate e un consumo

di potenza contenuto (caratteristico della famiglia Cool Runner).

Figura 2.8: Principio di funzionamento della generazione delle fasi digitali.

Sono rappresentati in questo caso i segnali di clamp e sample.

Nell’intento di realizzare una generazione efficiente dei clocks ho con-

37

tribuito a progettare uno schema elettrico specifico da implementare nella

CPLD. Gli schemi logici implementati sono basati su pochi componenti logici:

contatori, flip-flops e latches.

Lo schema di funzionamento e molto semplice dato che, ciascun clock, e

caratterizzato da due contatori programmabili, per la definizione della du-

rata e del ritardo rispetto a un clock di riferimento. Durante la fase di

inizializzazione viene memorizzato il valore di partenza di ciascun contato-

re dai rispettivi latches ; successivamente i latches caricano detti valori nei

contatori durante l’intera generazione dei clocks. L’attivazione di un flip-flop

manda alto il corrispondente clock ; allo stesso tempo il contatore, che man-

tiene memorizzata la durata del clock, inizia a contare. Alla fine del conteggio

impostato esso azzera il flip-flop e ricarica il suo valore iniziale.

Nella Figura 2.8 e mostrato uno schema di generazione di clocks, per

illustrare il principio di funzionamento. In essa viene riportato lo schema

per la generazione del clamp e del sample. I cerchi tratteggiati indicano i tre

livelli logici (latch, contatore, flip-flop) e le frecce indicano i due contatori

che mandano alto e basso il segnale di clamp, stabilendo la sua durata e il

ritardo rispetto al riferimento.

In tal modo, tutti i clocks sono finemente regolabili (in funzione della

dinamica dei contatori) dato che il processo di inizializzazione della CPLD

fornisce il numero dei conteggi nei contatori e fissa la durata e il ritardo (sul

fronte di salita) delle fasi rispetto al segnale di riferimento (il clamp in questo

caso).

Le fasi digitali generate dalla logica implementata nella CPLD del se-

quencer vengono convertite in clocks analogici dal clock driver, che li adatta

ai livelli richiesti dal sensore CCD47-20 di E2V, agendo da buffer e da wave-

shaper attraverso l’impiego di filtri passa-basso. Il clock driver svolge quindi

un ruolo cruciale nella definizione delle prestazioni della camera, visto che la

generazione non corretta della forma delle fasi puo causare rumore e ridurre

pesantemente l’efficienza di trasferimento di carica.

In definitiva, la maggior parte dei segnali di timing prodotti dal sequencer

38

sono coinvolti direttamente o indirettamente nel processo di lettura della

carica, dallo scorrimento verso lo stadio di output del sensore alla generazione

delle uscite digitali del convertitore A/D.

2.6 Il preamplificatore e l’elettronica di pros-

simita del sensore

Il sensore CCD rappresenta l’elemento centrale nella progettazione di una

camera. La carica in esso generata per effetto fotoelettrico viene fatta scorrere

verso il nodo di lettura attraverso i segnali di clock (le fasi) generate dal

sequencer. Il segnale di output del sensore consiste nella caratteristica forma

d’onda pulsata in tensione contenente un livello in continua che viene rimosso

dal filtro passa alto posto sull’ingresso del preamplificatore.

Per comprendere l’origine della forma caratteristica del segnale video,

utile alla comprensione del funzionamento della scheda di campionamento

e conversione, esaminiamo uno stadio di uscita tipico di un sensore CCD

(Figura 2.9).

Figura 2.9: Stadio d’uscita tipico di un sensore CCD.

Tale stadio e responsabile della rivelazione di carica e della sua conver-

39

sione in un segnale in tensione. Le cariche generate nei pixels sono trasferite

attraverso il registro seriale, grazie alle fasi orizzontali generate dal sequencer,

verso la capacita di sensing8. Questa presentera ai propri capi una tensione

proporzionale alla carica accumulata nel singolo pixel. Tale tensione viene poi

bufferizzata dal FET successivo in configurazione di source-follower, avente

come carico la resistenza Rload. A questo punto il segnale video e disponibile

all’uscita e e pronto al successivo trattamento apportato dagli stadi a valle.

Come mostrato in figura, la tensione d’uscita del sensore consiste in una

serie di gradini, rappresentati da tre diversi livelli: 1. il reset, 2. il reset

feedthrough9, 3. il livello del pixel.

La sequenza di lettura inizia con il segnale di reset. Quando il FET di

reset (FET-Switch in Figura 2.9) e in conduzione, la capacita del nodo di

sensing si porta ad una tensione iniziale di riferimento.

La successiva apertura del FET (interdizione) determina un lieve abbas-

samento della tensione di reset (a causa delle capacita parassite del medesi-

mo FET), prima del trasferimento della carica del pixel al condensatore di

sensing, che avviene dopo alcuni µs, modificando il suo livello di tensione.

In questo processo gioca un ruolo fondamentale la sensibilita (o responsi-

vita) del nodo di lettura ossia la capacita del condensatore Cs, come misura

della tensione prodotta per ogni elettrone trasferito sulle sue armature. La

tensione generata non e tuttavia riprodotta per intero sull’uscita del sensore,

in quanto il source-follower presenta un guadagno inferiore ad 1 (∼ 0.8).

Nel caso del sensore CCD47-20, abbiamo a che fare con una responsivita

pari a 4.5 µV/e−. Questo dato e fondamentale per la progettazione dello

stadio di preamplificazione, ed in particolar modo nella scelta del guadagno

dell’amplificatore operazionale da adottare in relazione alla full-well capaci-

ty10 del sensore (100 ke− nel caso del sensore in esame) e al guadagno totale

8La capacita di sensing e una capacita diffusa, nel senso che il suo valore dipende dalla

somma degli effetti di vari accoppiamenti capacitivi sul nodo d’uscita del sensore.9Risultato degli effetti di accoppiamento capacitivo attraverso il MOSFET.

10Capacita massima di accumulo di e− nel singolo pixel, corrispondente al picco di

segnale indicato in Tabella 1.1.

40

della catena di trattamento del segnale a monte del convertitore A/D.

L’elettronica del preamplificatore, come descritto avanti, consiste in uno

stadio amplificatore (G 12) con un rumore molto contenuto; esso e po-

sizionato in vicinanza della cosiddetta ”elettronica di prossimita” composta

da filtri passa-basso per le tensioni di polarizzazione e le fasi analogiche, che

vengono adattate dal clock driver ai livelli richiesti dalle specifiche del CCD.

Visto che il preamplificatore e il primo stadio a valle dell’uscita del sen-

sore, il suo livello di rumore deve essere mantenuto particolarmente basso.

Poiche rappresenta lo stadio di ingresso per la scheda di doppio campiona-

mento e conversione A/D, oggetto di questa tesi, analizziamo nei dettagli il

suo funzionamento ed il rumore ad esso associato.

Il preamplificatore in oggetto impiega un amplificatore operazionale (AD

797 ) in configurazione non invertente a basso rumore, caratterizzato da un

rumore minimo riportato in ingresso di 1.2 nV/√

Hz (@±15 Valim e G 12).

Esso si basa su un progetto (Figura 2.10) sviluppato per applicazioni a bas-

sissimo rumore [23]. Tutti i componenti elettronici sono posizionati su una

scheda che si sviluppa intorno al sensore e alla cella Peltier sottostante. La

scheda che ospita il sensore e inclinata di 6.1 per adeguare correttamente il

CCD al piano focale del coronografo ed e fissata alla scheda di campionamen-

to e conversione A/D su otto punti tramite appositi dispositivi di bloccaggio,

di cui quattro posizionati sul dissipatore retrostante il sensore.

Il progetto di un preamplificatore a basso rumore e breve settling-time11

per un sensore CCD puo essere complicato dalla relativamente alta impeden-

za d’uscita dell’amplificatore a MOSFETs dello stesso CCD.

Infatti, la stima del rumore in ingresso al preamplificatore si ottiene molti-

plicando il rumore di ingresso in corrente per l’impedenza d’uscita del sensore

CCD. Si capisce quindi che, per avere un rumore contenuto, occorre dimen-

11Il tempo di assestamento (settling time) e il tempo necessario affinche la risposta

dell’amplificatore entri all’interno di una fascia di errore in tensione ben precisa. Gene-

ralmente si fissa una fascia di errore dell’1% o dello 0.1% del valore assestato, od una

percentuale associata all’intervallo dinamico che si vuol raggiungere.

41

Figura 2.10: Schema circuitale del preamplificatore.

sionare un preamplificatore con piccolo rumore d’ingresso in corrente. Spesso

si preferisce quindi impiegare uno schema circuitale con amplificatori ad in-

gresso a JFET, data la loro piccola corrente di polarizzazione e il loro ridotto

rumore in corrente. Essi infatti presentano piccole correnti di fuga che non

portano ad una perdita graduale della carica nella capacita di disaccoppia-

mento e filtro posta in serie. Nonostante cio gli amplificatori operazionali

ad ingresso a JFET presentano spesso lunghi settling-times, talvolta non

abbastanza brevi da poter operare ad alte frequenze di lettura12.

Al fine di implementare uno stadio di pre-amplificazione a rumore trascu-

rabile rispetto al rumore di readout del sensore CCD (∼ 4.7 e− r.m.s. @500

kHz da specifiche E2V ) e soddisfare i requisiti temporali legati al processo

di lettura, occorre stabilire un parametro di confronto per il rumore generato

dallo stadio di uscita del sensore alla massima frequenza di lettura trami-

te le specifiche dei componenti impiegati. Facciamo quindi riferimento alla

Tabella 2.1 per il sensore CCD e alla Tabella 2.2 per l’operazionale AD797.

12Nel caso della camera nel visibile di SCORE fmax ≤ 500 kHz con Tpixel ≥ 2 µs.

42

Parametro Valore Unita

Rumore rms in tensione 24 nV/√

Hz

Rumore rms in e− 4.7 e− (@500 kHz)

Intervallo dinamico ∼ 50.000 : 1 (@20 kHz)

Full well capacity 100k (e−/pixel)

Frequenza di corner 150 kHz

Responsivita di uscita 4.5 µV/e−

Impedenza di uscita 300 Ω

Capacita del nodo di lettura 35 fF

Tabella 2.1: Prestazioni stimate del sensore CCD47-20 di E2V.

Partendo da questi dati, dovremo verificare che il rumore relativo al pre-

amplificatore risulti inferiore di almeno un fattore 5 (o meglio un ordine di

grandezza) di quello prodotto dal nodo di uscita del sensore CCD. Inoltre,

dato che durante il periodo del pixel il preamplificatore deve assestarsi una

volta dopo il reset (prima di campionare il riferimento) e di nuovo dopo che

la carica e stata trasferita al nodo di lettura (prima del campionamento del

livello di segnale), la somma dei settling-times deve risultare inferiore al pe-

riodo del pixel. Infine, anche la frequenza di corner dell’operazionale deve

essere minore di quella relativa al CCD.

Parametro Valore Unita

Rumore rms in tensione 1.1 nV/√

Hz

Frequenza di corner 100 Hz

Rumore in corrente 2.0 pA/√

Hz

Settling time (0.0015%) 800 ns (@16 bits)

Prodotto guadagno-banda 110 MHz

Slew rate 20 V/µs

Tabella 2.2: Caratteristiche dell’operazionale AD797 di Analog Devices.

Nel nostro caso il settling-time @16 bits e paragonabile a meta del pixel

43

rate (@500 kHz), ma cio non provoca grossi problemi, visto che gia alla

frequenza di lettura di 20 kHz l’intervallo dinamico non copre i 16 bits.

Notoriamente (come si trova in letteratura), al fine di soddisfare tali re-

quisiti, si possono implementare preamplificatori a componenti discreti, ma

questi purtroppo richiedono un alto numero di componenti e un notevole

spazio sulla relativa scheda. Infatti, un progetto tipico a componenti discreti

puo comprendere piu di 50 elementi indipendenti.

Il progetto da noi implementato presenta invece (Figura 2.10) uno stadio

di ingresso a JFETs, in cui il FET J1 e in configurazione source-follower,

mentre J2 e un generatore di corrente costante che opera come carico per

lo stadio di uscita del CCD. Il FET J1, a piccola corrente di polarizzazione

(qualche pA) rispetto all’AD797 (0.25 µA) ad ingressi a transistori bipolari,

riduce la graduale scarica del condensatore C1 dovuta alle correnti di fuga

e quindi la conseguente perdita di informazione nel segnale video. Il filtro

passa-alto R1C1 serve a tagliare le componenti continue dal segnale video in

ingresso ed e dimensionato in modo da soddisfare i requisiti di banda-passante

per lo stadio successivo a JFETs e per l’ingresso dell’opamp AD797.

Il rumore totale generato dal preamplificatore consiste nella somma r.m.s.

del rumore generato dallo stadio di ingresso a JFETs (∼ 1.35 nV/√

Hz),

dal rumore in tensione in ingresso dell’operazionale (∼ 1.1 nV/√

Hz), dal

rumore termico (Johnson noise) relativo alle resistenze presenti nel circuito

e dal rumore in corrente in ingresso del medesimo operazionale (2.0 pA)

moltiplicato per l’impedenza di uscita del JFET (in realta gm(JFET ) ‖ R4,

circa 20 Ω). In tal caso il corrispondente contributo in tensione del rumore e

piccolo (0.04 nV/√

Hz).

Riassumendo, quindi, il rumore totale del preamplificatore e inferiore a 2

nV/√

Hz, ossia minore di 0.5 e− con 500 kHz di banda passante e 4.5 µV/e−

di responsivita dello stadio d’uscita del sensore.

Sulla scheda del preamplificatore sono previste delle resistenze in serie alle

nets che connettono il CCD ai segnali di temporizzazione e delle resistenze di

pulldown per proteggere il dispositivo. Queste assicurano che all’accensione

44

della scheda ciascun ingresso sia in uno stato conosciuto.

2.7 La scheda di campionamento e di conver-

sione A/D

Le camere CCD per applicazioni scientifiche devono essere caratterizzate da

un basso rumore di lettura (≤ 1 ÷ 2 e− @20 kHz), cosicche ogni sorgente di

rumore relativa all’elettronica di readout dev’essere ridotta ai minimi termini.

Infatti, il principale limite all’intervallo dinamico raggiungibile nelle im-

magini digitali viene stabilito dal livello di rumore accumulato negli stadi di

trattamento e conversione A/D del segnale video.

Come si e detto nel paragrafo precedente, uno dei maggiori contributi al

rumore totale generato da un sensore CCD e rappresentato dal reset noise,

associato al FET di reset e causato dalla sua resistenza di canale e all’o-

perazione di reset periodico della capacita del nodo di lettura. Infatti tale

rumore, viene trasferito alla capacita di sensing nel momento in cui lo stesso

FET va in interdizione (Figura 2.11).

Il rumore si genera per effetto termico nella resistenza di canale del FET

ed e proporzionale al parallelo della resistenza di ON con la resistenza di

carico e alla banda passante legata al circuito RC associato.

Schematizzando il sensore come un sistema con risposta a singolo polo,

la banda passante si calcola facilmente come B = π/2FT = 1/4RC. Quindi,

dall’espressione del rumore termico in tensione generato all’interno di un re-

sistore, si ha:

en =√

4kTRB =√

kT/C; (2.1)

dove k rappresenta la costante di Boltzmann e T la temperatura assoluta.

Nel caso del sensore CCD47-20 di E2V alla temperatura di 273K si ha:

en = 0.33 mV r.m.s., ossia un rumore di reset di circa 73 e−. Sfruttando tut-

45

Figura 2.11: Stadio di uscita tipico di un sensore CCD ed origine del rumore

di reset.

ta la full-well capacity (100 ke−) dei singoli pixel, avremmo un rapporto S/N

pari a circa 1370, ossia meno di 63 dB. L’intervallo dinamico sfruttato sareb-

be quindi circa 11 bits, perdendo informazione. Ecco perche e fondamentale

eliminare il rumore di reset, che altrimenti coprirebbe il segnale associato alla

carica accumulata nei singoli pixels, riducendo il rapporto S/N .

Dato che tale rumore si somma direttamente al segnale video come un

offset in tensione (contributo costante all’interno del pixel), il circuito di

doppio campionamento correlato lo elimina campionando due volte il segnale

e sottraendo il secondo campione dal primo.

Il primo campione viene preso durante il periodo di reset feedthrough,

dove il rumore di reset viene fissato e il segnale si stabilizza a sufficienza per

prendere un riferimento valido. Il secondo campione viene preso, invece, in

corrispondenza del livello del segnale video. La differenza fra i due campioni

(Vreset − (Vreset + Vpixel)) consiste percio nel livello di tensione associato alla

46

reale carica fotogenerata nel pixel.

Altre fonti di rumore interne al sensore possono essere attribuite al MO-

SFET in configurazione di source-follower che bufferizza la tensione di uscita

(flicker noise - 1/f noise) e al rumore termico (rumore bianco) generato dalla

resistenza di carico (in realta un generatore di corrente costante). Le stesse

tipologie di rumore possono riscontrarsi negli stadi a valle del sensore. Con

l’operazione di doppio campionamento correlato si elimina anche parte del

contributo apportato al rumore totale dal flicker noise.

Lo schema relativo al principio di funzionamento del doppio campiona-

mento correlato e illustrato in Figura 2.12. Nel caso della scheda da me

implementata per il campionamento si fa uso di un circuito di clamp e sample.

Il condensatore C1 blocca il livello in continua generato dallo stadio di

uscita del sensore CCD, lasciando passare il solo contributo AC del segnale

video.

Il condensatore C2, lo switch di clamp, il condensatore C3 e lo switch di

sample rappresentano gli elementi principali nello svolgimento della funzione

di sottrazione del rumore.

Figura 2.12: Schema del CDS con gli stadi di clamp e sample.

Per la sottrazione del rumore di reset si impiegano due segnali prodotti

dal sequencer e sincronizzati al segnale video, in modo che il campionamento

47

e la sottrazione del rumore avvengano negli istanti opportuni (vedi Figura

2.13) [24]. Il segnale di clamp e sincronizzato al livello di reset feedthrough

del segnale video, mentre il sample e sincronizzato con il segnale video in

corrispondenza del livello associato alla carica fotogenerata nel pixel.

Il condensatore di clamp, e messo a massa oppure in serie al circuito dal

segnale di clamp che abilita e disabilita il corrispondente switch digitale.

Durante il periodo di reset del CCD lo switch di clamp e chiuso, mettendo

a massa una delle armature del condensatore C2. In quell’istante, l’altra

armatura si porta al livello di tensione del rumore.

La chiusura dello switch di clamp avviene poco prima del reset, quando il

corrispondente segnale si porta al livello alto, mantenendosi in tale stato per

il tempo restante all’inizio del livello del segnale video corrispondente alla

carica fotogenerata.

All’apertura dello switch di clamp il condensatore campiona sul fronte di

discesa del segnale di clamp il livello di reset feedthrough. Il segnale di sample

viene attivato poco prima che il clamp switch si apra.

Successivamente, al termine del livello del pixel, lo switch di sample si

apre campionando su C3 in corrispondenza del fronte di discesa del relativo

segnale. Il condensatore di sample C3 fissa allora il valore relativo alla dif-

ferenza tra il livello del pixel e il feedthrough, entrambi affetti dallo stesso

livello di reset noise.

Il tempo che intercorre tra i due campionamenti viene chiamato clamp-

to-sample time e fornisce il grado di correlazione tra gli stessi, determinando

il filtraggio di tipo passa-alto del segnale.

Al termine del doppio campionamento correlato il solo livello di segnale

viene bufferizzato dall’amplificatore a valle di C3 e mantenuto (fase di hold)

per il periodo in cui viene effettuata la conversione del segnale in formato

digitale.

Un’altra sorgente non trascurabile di rumore e da associarsi al proces-

so di quantizzazione del convertitore A/D. Il valore r.m.s. del rumore di

quantizzazione si esprime secondo l’equazione NQ = q/√

12, ove q rappre-

48

Figura 2.13: Andamento temporale dei segnali video, clamp, sample e start

convert ; in particolare e mostrato l’andamento delle tensioni nei punti A, B

e C del circuito di Figura 2.12. Lo start convert abilita il convertitore A/D

alla conversione.

senta l’intervallo di tensione corrispondente al bit meno significativo del

convertitore.

Nel caso in esame, per l’ampiezza di tensione in ingresso del convertitore

scelto pari a 5 Vp−p e la risoluzione di 16 bits, abbiamo NQ = 22 µV r.m.s.

In base al valore della sensibilita del nodo di lettura del sensore (4.5 µV/e−)

e al guadagno della catena di processamento del segnale (∼ 25 nel nostro

caso) il rumore di quantizzazione riportato in ingresso al preamplificatore si

traduce in circa 0.2 e− r.m.s.

La scheda di doppio campionamento correlato e di conversione A/D in-

fluisce pesantemente sulle prestazioni del sistema, infatti il livello di rumore

49

nella sequenza di trattamento del segnale da parte dell’elettronica di rea-

dout rappresenta il fattore di qualita piu importante nella progettazione della

camera.

Allo scopo di minimizzare il rumore e di massimizzare le prestazioni di

questa scheda ho prestato particolare attenzione al suo progetto e alla scelta

di componenti discreti ed integrati ad alte prestazioni. Di questo parlero

approfonditamente nel terzo capitolo.

2.8 La scheda di controllo del polarimetro

Il polarimetro a cristalli liquidi a ritardo variabile, prodotto da Meadowlark,

e controllato da una scheda posta ad di fuori della camera, in prossimita del

gruppo ottico.

Senza scendere troppo nei dettagli, le principali funzioni svolte da questa

scheda consistono nel controllo dei ritardi introdotti dai cristalli liquidi, nel

monitoraggio della temperatura del dispositivo e nel controllo dello specchio

per la commutazione del fascio luminoso fra il canale visibile e il canale EUV

(folding mirror). Queste mansioni vengono svolte da un microcontrollore, un

dispositivo logico (CPLD) e da alcuni DACs.

Il ritardo e direttamente connesso all’orientamento dei cristalli liquidi e

puo essere modificato variando la tensione (±10 V ) applicata ai capi del di-

spositivo e modulata da un’onda quadra a 2 kHz. Questo segnale e prodotto

da una CPLD della serie Xilinx XC9500. Il master clock viene diviso da un

contatore programmabile a 16 bits implementato all’interno della CPLD in

modo da ottenere l’onda quadra necessaria a modulare il segnale. Il circuito

logico che controlla le configurazioni relative ai vari ritardi e implementa-

to anch’esso dentro la CPLD. Questa impiega un segnale di trigger prove-

niente dalla camera per l’acquisizione delle immagini e la sincronizzazione.

L’intervallo di tensioni in ingresso al ritardatore viene suddiviso i quattro

sotto-intervalli controllati da altrettanti DACs a 12 bits, cosı da ottenere la

precisione necessaria per l’orientazione dei cristalli.

50

Per pilotare i DACs si impiega un microcontrollore PIC16F877 di Micro-

chip. Inoltre questo integrato controlla e stabilizza anche la temperatura del

dispositivo tramite un sensore LM35. La tensione di alimentazione necessaria

al riscaldamento del ritardatore viene prodotta da un altro DAC controllato

dal PIC. I dati riguardo la temperatura vengono indirizzati dal microcontrol-

lore verso la scheda di interfaccia spacewire, che li inoltra al PC di bordo per

il loro salvataggio.

Il PIC pilota infine il motore passo-passo del folding mirror per le due

posizioni relative al canale polarimetrico visibile ed EUV.

2.9 Riepilogo

In questo capitolo ho esaminato l’architettura della camera per il canale vi-

sibile di SCORE e le singole schede che la compongono. In particolare ho

esaminato nei dettagli il principio di funzionamento della scheda di cam-

pionamento e conversione A/D del segnale video, oggetto del mio maggior

contributo alla realizzazione della camera.

Nel prossimo capitolo discutero le scelte progettuali nella realizzazione del

layout e nella selezione dei componenti integrati e discreti necessari al suo

funzionamento. Presentero inoltre le caratteristiche di tale scheda, quantifi-

cate grazie ad alcuni test e misure, evidenziandone i limiti al fine della loro

rimozione. In particolare caratterizzero il funzionamento del CDS in rela-

zione ai margini di intervento nella riduzione del rumore, nell’ottica di una

futura integrazione della scheda.

51

Capitolo 3

Il circuito analogico di

trattamento del segnale video

Come indicato nel capitolo precedente, il trattamento del segnale video

in uscita dallo stadio di preamplificazione consiste fondamentalmente nell’e-

liminazione del rumore di reset tramite la tecnica di doppio campionamento

correlato e nella conversione del segnale analogico in digitale attraverso lo

stadio di conversione A/D.

Nell’operazione di doppio campionamento la correlazione si esplica nel

fatto che il campionamento dei due segnali avviene a distanza di un certo

intervallo di tempo; l’inverso di questo tempo stabilisce anche la frequenza

minima che viene trasferita dal circuito, in quanto tutte le frequenze al di

sotto di quella sono correlate e quindi eliminate nella sottrazione. Il circuito

del doppio campionamento correlato e quindi intrinsecamente assimilabile ad

un filtro passa-alto.

Prima di passare alla descrizione della selezione dei componenti elettro-

nici implementati sulla scheda CDS/ADC, valutiamo l’ordine di grandez-

za della banda passante nella catena di trattamento del segnale e del ru-

more equivalente in tensione riportato in ingresso (in (nV/√

Hz)/LSB) in

modo da individuare il massimo rumore consentito che permette ancora di

sfruttare la dinamica a 16 bits del convertitore. Successivamente si effet-

tuera un fine-tuning della banda passante stadio per stadio al momento del

52

dimensionamento dei filtri.

Supponiamo un pixel rate massimo di 500 kHz. Come vedremo, questo

limite superiore per la frequenza di acquisizione consente di leggere rapida-

mente (rispetto ai tempi di integrazione del sensore) l’immagine, mantenendo

allo stesso tempo un livello di rumore accettabile sulle immagini digitali, cosı

da non compromettere la dinamica.

Dunque, per un pixel rate massimo di 500 kHz con pixel time di 1 µs

(circa il tempo occupato dal reset e dal segnale relativo al pixel, ossia mezzo

periodo) occorre aspettare almeno 11τ (costanti di tempo, τ = RC) per avere

un segnale stabile a 16 bits1 in un circuito RC-equivalente all’elettronica di

trattamento del segnale. Questo porta ad assumere una banda passante

minima nel circuito equivalente di 1.75 MHz (ft = 1/(2πτ), con τ = 1/11

µs).

Infatti, considerando che il condensatore di un circuito RC si scarica come

V = V0(1 − e−t/τ ) ed ipotizzando un segnale medio in tensione all’uscita del

sensore pari a 200 mV (corrispondente a circa 45 ke−, un po’ meno della

meta della full-well capacity), avremo per dt = 11τ : dV = (V0/τ)e−t/τdt,

ossia dV = 200 mV · e−11 · 11 = 36.7 µV .

Quindi, dato che il guadagno lungo la catena di amplificazione dal pre-

amplificatore all’ADC escluso dovra attestarsi intorno a 25 (per adattare

l’ampiezza del segnale video all’intervallo dinamico d’ingresso dell’ADC, 5

Vp−p), ogni nV/√

Hz (equivalente) sul segnale di input contribuira per circa

0.5 LSB sul rumore totale2.

L’elettronica implementata sulla scheda CDS/ADC (Figura 3.1) e descrit-

ta in questo capitolo realizza il doppio campionamento correlato attraverso il

circuito di clamp e sample che svolge le operazioni di sottrazione e campio-

namento del segnale video, come riportato nel capitolo 2. Queste operazioni

1per segnale stabile a 16 bit si intende un segnale stabile entro l’intervallo di tensione

in ingresso all’ADC fratto il numero dei bit, nel nostro caso 5 V ÷ 65536 = 76.3 µV/LSB.2Infatti 1 nV/

√Hz · √1.75MHz = 1.32 µV , 1.32 µV · 25 33 µV , corrispondenti a

0.43 LSB.

53

avvengono grazie ai segnali (impulsi) digitali di controllo e temporizzazione

generati dal sequencer, che aprono e chiudono degli interruttori digitali.

Figura 3.1: La scheda di doppio campionamento correlato e conversione A/D

con il sensore CCD e la cella Peltier (elaborazione grafica). Il rettangolo

bianco indica i limiti della scheda del preamplificatore, distanziata dal CDS

in modo da permettere l’inclinazione del sensore per adattarsi al piano focale

del coronografo. Le frecce indicano i fori per i connettori di aggancio del

preamplificatore al CDS.

Il segnale video, portato alla scheda tramite un connettore SMB, prima

di giungere sul condensatore di clamp, e filtrato da un filtro passa-basso in

reazione all’operazionale AD797 sul preamplificatore in modo da definire la

banda passante prima dell’ingresso del CDS.

I restanti filtri lungo la catena di trattamento del segnale sono stati di-

mensionati in modo da mantenere una banda passante di almeno 1.75 MHz

e, allo stesso tempo, per ridurre il rumore in corrispondenza dei principali

stadi del circuito.

54

Per la descrizione degli stadi implementati sulla scheda CDS/ADC fac-

ciamo riferimento alla Figura 3.2. Questi, tranne lo stadio di conversione

A/D, sono stati tutti simulati con il tool schematics del software ORCAD10.

Le simulazioni hanno fornito dati utili allo sviluppo ottimale della progetta-

zione e all’effettuazione delle scelte dei componenti discreti ed integrati per

l’implementazione del circuito stampato.

Come descritto ampiamente nel capitolo 2, il condensatore di clamp, e

messo a massa oppure in serie al circuito dal segnale di clamp che abilita e

disabilita il corrispondente switch digitale.

Lo stadio di buffer successivo assicura il disaccoppiamento con lo stadio a

valle e deve essere accuratamente dimensionato in modo da non perdere in-

formazione sul livello di carica mantenuto dal condensatore di clamp. Infatti,

se non si pone particolare attenzione al contenimento della corrente di bias

del buffer, si rischia di drenare parte della carica che rappresenta il livello di

segnale nel pixel e provocare una perdita significativa di informazione. E per

questo motivo che a valle del condensatore di clamp si impiega una coppia

differenziale ad ingressi a FET con bassa leakage current (corrente di fuga)

di gate e un’operazionale a buffer del tipo voltage feedback.

Una volta effettuata l’operazione di doppio campionamento correlato at-

traverso l’apertura e la chiusura degli switches di clamp e sample, il segnale,

depurato dal livello di reset, viene quindi mantenuto dal condensatore di sam-

ple e successivamente bufferizzato da uno stadio equivalente a quello relativo

al condensatore di clamp.

E importante che sussista una sovrapposizione di sicurezza tra i segnali

di clamp e sample: il riferimento di massa dato dall’interruttore di clamp

ancora chiuso evita che la chiusura dell’interruttore di sample origini dei

glitches che potrebbero degradare il segnale.

I condensatori di clamp e sample devono essere selezionati fra quelli che

presentano fra le proprie caratteristiche un’alta attitudine al mantenimento

della carica sulle proprie armature, onde evitare perdita di informazione.

Gli ultimi due stadi prima delle uscite digitali (i 16 bits) verso le memorie

55

Figura 3.2: Schema circuitale della scheda CDS/ADC.

56

montate sulla scheda spacewire consistono nel convertitore A/D e nel corri-

spondente circuito di ingresso. Questo si usa generalmente per guadagnare

ulteriormente, adattando il segnale al massimo intervallo d’ingresso dell’A-

DC, e per aggiustare l’offset. Spesso si preferisce non impiegare un ADC con

un intervallo di ingresso molto ampio, in quanto forzerebbe gli slew rate degli

operazionali di driving. Dall’altro lato, per mantenere un adeguato rappor-

to S/N sul segnale d’ingresso, si preferisce guadagnare almeno un fattore 2.

Per tale motivo, l’ADC scelto, e caratterizzato da un ingresso differenziale di

±2.5 V e lo stadio pilota, da single-ended a differenziale, mantenendo il livel-

lo comune al valore impostato e variando entrambi le uscite complementari,

guadagna un fattore 2.

La scheda del CDS/ADC, oltre all’elettronica per il campionamento e la

conversione del segnale video, supporta anche gli stadi per la generazione

delle tensioni di riferimento e l’adattamento delle tensioni in ingresso (± 15

V , +5 V ) alle tensioni di polarizzazione degli amplificatori operazionali, delle

coppie differenziali, degli switches, e del convertitore A/D. Questi stadi sono

ottimizzati con la predisposizione dei filtri necessari ad una generazione di

tensioni di polarizzazione molto precise. Per motivi di spazio non sono ripor-

tati in Figura 3.2, che rappresenta solamente gli stadi per il campionamento

e la conversione A/D.

Fra i segnali di controllo in ingresso, generati dal sequencer, vi e anche

lo start convert che sancisce l’inizio della conversione da parte dell’ADC. Al

termine del periodo di conversione il convertitore rende disponibili i bits per

le memorie FIFO della scheda spacewire, producendo un segnale di busy per

la CPLD che controlla le stesse.

3.1 Scelte progettuali

Nel presente paragrafo descrivero le scelte progettuali per la realizzazione

del prototipo della scheda CDS/ADC, giustificando le motivazioni che hanno

portato ad effettuarle.

57

Quando si progetta e realizza una scheda elettronica a componenti misti,

si effettuano dei compromessi legati ai seguenti fattori:

• complessita;

• prestazioni da raggiungere;

• spazio necessario all’implementazione su circuito stampato.

In questo caso, trattandosi di una scheda per applicazioni scientifiche

spaziali, i requisiti elencati risultano tutti di fondamentale importanza3. Te-

nendo a mente che l’intera camera e stata progettata nell’ottica del conte-

nimento dell’ingombro, della massa e della potenza dissipata si intuisce che,

fissato lo spazio a disposizione, si e cercato di massimizzare le prestazioni

minimizzando la complessita dell’elettronica.

La forma della scheda CDS (come del resto la forma di tutte le altre

schede e la sezione della camera) e trapezoidale in modo da adattarsi alla

configurazione geometrica del coronografo UVCI ; infatti la camera CCD per

l’osservazione della luce visibile della corona solare vera posta in prossimita

dell’involucro curvo del razzo, come mostrato in Figura 1.2.

Lungo il lato inclinato, relativo all’apertura principale della camera, ver-

ranno posizionati i cavi e i rispettivi connettori per le alimentazioni e i segnali

di controllo. Inoltre ogni scheda e disegnata per supportare lungo le due ba-

si del trapezio i relativi ferma-scheda, fondamentali al contenimento delle

vibrazioni in fase di lancio e al fissaggio delle stesse schede al case.

A limitare ulteriormente lo spazio disponibile per i componenti elettronici

contribuisce anche il sistema di trasferimento del calore sviluppato dalla cella

Peltier del sensore all’involucro esterno della camera (in corrispondenza dello

spazio vuoto a destra del sensore CCD in Figura 3.1).

3In realta, trattandosi di una missione sub-orbitale i requisiti sono meno stringenti, non

richiedendo caratteristiche di radiation hardness [25] ne garanzie di lavoro in particolari

intervalli di temperatura.

58

Inoltre, da un lato, lo spazio e limitato dalla presenza del sequencer e del

relativo schermo elettromagnetico (che impedisce l’utilizzo della faccia poste-

riore della scheda per inserirvi i componenti), dall’altro, dal preamplificatore

che limita in altezza la scelta dei componenti per l’elettronica del CDS sulla

faccia anteriore.

Quindi, la progettazione della scheda CDS/ADC, e stata realizzata con

tali condizioni al contorno che spesso hanno portato a preferire componenti

con prestazioni simili in un particolare package rispetto ad un altro.

Fatta questa premessa passiamo alla rassegna delle scelte di progetto

dell’elettronica di campionamento e conversione e alle loro motivazioni.

Condensatori di clamp e sample: per questi condensatori e buona nor-

ma impiegare tipologie a basso assorbimento dielettrico (come i conden-

satori in polistirene). Questa caratteristica riduce la lenta ma progressi-

va scarica del condensatore con conseguente riduzione dell’informazione

contenuta nella carica di capacita. Infatti, quando si utilizzano digita-

lizzazioni a 16 bits (come in questo caso) o superiori, e fondamentale

mantenere sulle armature dei condensatori la maggior quantita possibi-

le di carica. Per i condensatori di clamp e sample ho quindi selezionato

capacitori in polistirene a bassa tolleranza (±0.01) con perdite ridotte

per la frequenza di impiego, eccellente stabilita ed alta affidabilita.

Amplificatori operazionali: gli amplificatori operazionali utilizzati nel cir-

cuito sono tutti AD8021 di Analog Devices. L’AD8021, di tipo vol-

tage feedback, e caratterizzato da un basso rumore in tensione (1.1

nV/√

Hz).

La scelta di operazionali del tipo voltage feedback invece di current

feedback e dettata dal fatto che quest’ultimi hanno spesso alti valori di

rumore in corrente sugli ingressi. Due possibili soluzioni per limitare

tale rumore consistono nell’utilizzare a monte degli stadi a bassissima

impedenza di uscita, cosı da ridurre il rumore equivalente in tensione

59

o, come in questo caso, impiegare dei voltage feedback, molto precisi e

ad elevata reiezione del rumore di modo comune.

Nella realizzazione del circuito di polarizzazione dell’AD8021 e fonda-

mentale impiegare la capacita di compensazione indicata dalle speci-

fiche dell’operazionale (10 pF ) per la configurazione in cui viene uti-

lizzato, onde evitare oscillazioni del componente. Il condensatore di

compensazione deve avere una buona linearita e deve essere di tipo ce-

ramico o in mica. E molto importante anche selezionare i giusti valori

per le capacita in contro-reazione sugli stadi di clamp e sample. Se non

scelti opportunamente possono indurre in oscillazione gli operazionali

ed apportare notevole rumore.

Coppie differenziali: le coppie differenziali poste in ingresso agli operazio-

nali, servono principalmente ad impedire che i condensatori di clamp

e sample, si scarichino al trascorrere del tempo. Infatti le loro pic-

colissime correnti di polarizzazione fanno si che lo stadio (coppie +

operazionali) funzioni da buffer riducendo al minimo le perdite di in-

formazione contenute nella carica dei suddetti condensatori. Inoltre

servono anche a mantenere basso il rumore equivalente in tensione ri-

portato in ingresso agli operazionali, causato dai rispettivi rumori in

corrente, moltiplicati per la bassissima impedenza d’uscita dei JFET

della coppia differenziale. In generale si devono quindi scegliere le cop-

pie differenziali a minor rumore e minor corrente di polarizzazione. Le

coppie differenziali in ingresso agli operazionali in configurazione di

buffer servono anche a stabilizzarli, rendendo i loro ingressi pressoche

uguali.

Per la scheda sono state scelte le coppie a package ribassato SST404

di Temic ad alto slew-rate, piccola gate leakage current (2 pA), basso

rumore ed elevato CMRR (102 dB).

Interruttori di clamp e sample: per la selezione di tali interruttori e fon-

damentale tener conto della frequenza massima di switching e dei tempi

60

di apertura e chiusura a cui dovranno lavorare, in modo da soddisfare

le temporizzazioni del sistema. Inoltre e molto importante valutare i

valori di corrente di fuga che circolano negli switches a circuito aper-

to (source-off leakage current), in quanto responsabili della possibile

scarica dei condensatori di clamp e sample e quindi di una possibile

perdita di informazione.

Il DG403 di Maxim contiene due interruttori ed ha una bassa cor-

rente di polarizzazione (0.01 nA), il che lo rende preferibile anche ad

uno switch piu veloce ma con corrente di polarizzazione maggiore. La

source-off leakage current e superiore se lo switch e alimentato single-

supply ; per tale motivo e stato alimentato dual-supply. In tal caso la

source-off leakage current si mantiene al di sotto del nA, a temperatura

ambiente. Tra le caratteristiche positive di questo switch vi e anche il

basso consumo: (max 35 µW ).

Riferimento in tensione per lo stadio di sample: e generato tramite un

partitore resistivo e un operazionale AD8021 in configurazione di buffer

anziche con il sistema utilizzato nel prototipo di laboratorio che impie-

ga un trimmer e un diodo zener. Il riferimento ottenuto con il partitore

resistivo a resistori a bassa tolleranza e meno rumoroso. Infatti i diodi,

in particolare gli zener, hanno uno shot current noise elevato. E im-

portante predisporre sul voltage reference un filtro RC passa-basso che

tagli tutti i contributi a frequenze superiori a qualche Hz.

Convertitore analogico-digitale: il convertitore, a 16 bits, e l’AD7677 di

Analog Devices. Esso e un ADC differenziale ad approssimazioni suc-

cessive (SAR), capace di convertire segnali analogici fino a frequenze di

campionamento di 1 MS/s ed operare alla sola tensione di +5 V . E ca-

ratterizzato da una non-linearita differenziale massima di 1 LSB (il che

consente lo sfruttamento di tutta la dinamica di conversione) e consu-

ma solamente 115 mW in fase di conversione. Fra le caratteristiche che

hanno portato alla sua selezione sono da evidenziare il package com-

61

patto (un convertitore FLASH a 16 bits avrebbe occupato gran parte

dello spazio a disposizione sulla scheda) e la possibilita di pilotare gli

ingressi da single-ended a differenziale tramite gli operazionali AD8021

impiegati anche nei restanti stadi del circuito di campionamento.

Le uscite digitali dell’ADC (i bits) rappresentano gli ingressi per la

scheda di interfaccia spacewire. Queste verranno connesse direttamente

agli ingressi delle memorie FIFO tramite flat cables standard. Il ritardo

introdotto dai flats puo essere stimato, in base alle lunghezze da coprire,

in circa 0.5 ns che, confrontato con i rise-times (3 ns) relativi ai tests

delle memorie svolti dalla casa costruttrice, puo essere trascurato ed

indurre a considerare il sistema concentrato, senza problemi legati ai

ritardi. Dato poi il piccolo valore della leakage current delle FIFO

(circa 1 µA) rispetto ai valori delle correnti di output (circa 100 µA)

erogabili attraverso le uscite dei singoli bits dell’ADC non sono necessari

buffers sulle uscite digitali.

Circuito differenziale di drive dell’ADC: il circuito che pilota il con-

vertitore adatta il segnale video da single-ended a differenziale per gli

ingressi a ±2.5 V dell’ADC. Questa configurazione, per un segnale in

ingresso da 0 V a VREF = 2.5 V , produce un segnale differenziale da

+2.5 V a −2.5 V . La tensione di riferimento VREF viene generata

dall’integrato dedicato ADR421 a basso rumore (1.75 µVp−p) e piccola

deriva in temperatura (2 ppm/C).

Gli amplificatori driver del convertitore devono essere capaci di stabi-

lizzare le uscite su un intervallo di tensione che consenta di sfruttare i

16 bits (0.0015% dell’intervallo massimo di tensione di output). Questo

e reso possibile grazie agli operazionali AD8021, i quali combinano un

rumore molto basso, un’elevata banda passante e brevi settling-times

(21 ns a 0.01%) anche per valori del guadagno superiori a 10. Lo sta-

dio in oggetto guadagna un fattore 2 e la banda passante in ingresso al

62

convertitore viene fissata dalla frequenza di taglio relativa ai filtri RC

posti sulle loro uscite (circa 2 MHz).

Connettori: i connettori presenti sulla scheda riguardano in ingresso il se-

gnale video, le tensioni di alimentazione (± 15 V , +5 V , da cui vengono

generati i ±12 V e i −5 V ), la massa analogica e digitale, i segnali di

clamp, sample, start convert ; in uscita: i 16 bits, il segnale di busy.

Per il segnale video si e impiegato un connettore da scheda per cavo

coassiale (SMB), in modo da schermare eventuali interferenze elettro-

magnetiche e rendere l’innesto affidabile. Gli altri connettori sono nor-

mali connettori da laboratorio visto che per il lancio i bus realizzati in

cavo flat verranno direttamente saldati sulla scheda, in modo da evitare

possibili sconnessioni legate alle vibrazioni.

Note di layout: il layout della scheda e stato realizzato sulla base dello

schematico implementato in ambiente ORCAD10, tenendo conto delle

prescrizioni per le altezze utili dei componenti dettate dalla prossimita

del preamplificatore e del sistema meccanico per la dissipazione del

calore sviluppato dalla cella Peltier. Per quanto possibile si e cercato

di separare la sezione digitale (switches, ADC) dagli stadi analogici per

evitare possibili fenomeni di rumore indotto dal crosstalk dei segnali.

Nei punti critici del circuito sono stati predisposti dei test points in

modo da agevolare le misure per le prove e il collaudo di laboratorio.

La scheda, in vetronite, ha richiesto quattro strati per lo sbroglio.

3.2 L’interfaccia software per le misure sulla

scheda di campionamento e conversione

A/D

La maggior parte dei software per la gestione di camere CCD per applica-

zioni scientifiche sono basati su linguaggi di programmazione a basso livello

63

e consistono spesso in applicazioni a linea di comando o semplici interfacce

grafiche che consentono di svolgere le operazioni elementari per la gestione

delle relative camere.

Questi software, pur permettendo una certa versatilita nella modifica dei

parametri di gestione di una camera, non sono intuitivi e spesso consentono

l’aggiornamento dei parametri soltanto andando a modificare il codice ori-

ginario, generalmente criptico, quando disponibile. Per un utente inesperto

e quindi facile commettere errori in fase di upgrade del software e, in un

gruppo di ricerca, e pratica comune delegare una persona allo sviluppo del

software e alla modifica dei parametri durante la fase di sviluppo e di test

del dispositivo progettato.

Partendo da questo punto di vista, nell’ottica di sviluppare un software

adatto alla fase di test e debug della camera per il coronografo UVCI di SCO-

RE, abbiamo realizzato il software per il prototipo di laboratorio seguendo

uno schema versatile, modulare e facilmente adattabile alla fase di debug

dell’intera camera e della scheda di campionamento e conversione A/D.

Per realizzare un’interfaccia grafica user-friendly, ma allo stesso tempo

potente e versatile, abbiamo deciso di utilizzare la piattaforma grafica Lab-

VIEW 6i di National Instruments, largamente impiegata nello sviluppo di

software di alto livello per la gestione di strumentazione da laboratorio. Lab-

VIEW possiede le medesime caratteristiche e i tools di sviluppo di linguaggi

comuni come il C o la sua evoluzione grafica orientata alla gestione di ogget-

ti, come il Visual C++. Quindi, dal punto di vista delle strutture logiche,

non possiede alcuna limitazione che porti ad escluderlo nell’utilizzo come

piattaforma di sviluppo per software di gestione di una camera CCD.

Le motivazioni principali che hanno portato alla selezione di questa piat-

taforma di programmazione possono essere riassunte nei seguenti punti:

• lo sviluppo di un’interfaccia grafica user-friendly e sicuramente pre-

feribile in fase di progettazione congiunta della camera e dello stesso

64

software e permette la manipolazione del codice anche a personale non

esperto;

• lo sviluppo del codice di gestione modulare e versatile del prototipo di

laboratorio consente di avere una base adeguabile per la fase di test e

debug del modello di volo;

• alcune funzionalita della piattaforma, quale la possibilita di condivide-

re i dati e gestire il software tramite protocollo TCP/IP, consentono la

modifica dei parametri, l’acquisizione, la visualizzazione e l’elaborazio-

ne dei dati da remoto. E possibile infatti configurare i parametri del

CCD, inizializzare il sensore e controllare altri importanti parametri

come la temperatura della cella Peltier e i tempi di esposizione relativi

all’apertura dell’otturatore. Inoltre e possibile eseguire l’upgrade del

software residente nel microcontrollore (PIC) del sequencer e, trami-

te questo, implementare gli schemi elettrici aggiornati nella CPLD ed

effettuare il debug remoto del sistema;

• LabVIEW e stato sviluppato per i principali sistemi operativi e consen-

te di lavorare su piattaforma unica durante lo sviluppo della camera e

l’analisi dei dati (spesso effettuata in ambiente Unix o Linux in ambito

astronomico);

• National Instruments fornisce anche il software e l’hardware per l’acqui-

sizione dei dati, il che si traduce in una piena compatibilita fra il sistema

di acquisizione e la camera, disponibilita dei drivers ed ottimizzazione

delle prestazioni.

In fase di test del prototipo di laboratorio ed in particolare della scheda

di campionamento e conversione A/D ho impostato il trasferimento dei dati

verso il PC in modalita parallela tramite la scheda di acquisizione NI6534.

Questa e caratterizzata da 32 MB di memoria on-board e da una velocita

massima di trasferimento dei dati pari a 80 Mb/s. La NI6534 e una scheda

a 32 bits di I/O che consente di gestire l’acquisizione dei dati anche da due

65

amplificatori d’uscita (con intervallo dinamico a 16 bits) del medesimo CCD.

Puo essere installata in uno slot PCI di un desktop o essere usata tramite

un laptop con apposito adattatore PCMCIA.

Figura 3.3: Esempio dei tools per la visualizzazione dell’istogramma e del

profilo.

Partendo dalla versione del software di acquisizione per il prototipo di

laboratorio, ho mantenuto il core per l’inizializzazione della scheda di ac-

quisizione, per l’impostazione del formato delle immagini e il pixel rate ed

infine i tools per la visualizzazione dell’immagine (sostanzialmente immagini

di rumore, per la fase di debug del CDS) e l’elaborazione dei dati. Ho modi-

ficato quindi l’interfaccia grafica originaria inglobando fra i tools anche uno

66

appositamente progettato per l’effettuazione della trasformata di Fourier sui

dati e la visualizzazione dello spettro di potenza.

Oltre ad acquisire le immagini e salvarle in formato proprietario, il soft-

ware consente anche di esportarle nei formati comuni (.bmp, .tif, ecc.) per

la loro successiva elaborazione con software dedicati o eseguire direttamen-

te le principali operazioni di statistica sui valori dei pixels attraverso la

visualizzazione dell’istogramma e del profilo (Figura 3.3).

Figura 3.4: Esempio di utilizzo del tool per la selezione delle aree.

Gli operatori statistico-matematici disponibili consentono di visualizzare

immediatamente i valori massimo e minimo, la media, la deviazione stan-

dard e la varianza. Questi valori possono essere dedotti direttamente dal set

completo dei campioni riguardante l’intero frame o su un sottoinsieme del-

l’immagine visualizzata, attraverso un apposito tool di selezione di un’area

a forma qualsiasi (Figura 3.4). E possibile infine visualizzare l’immagine in

bianco e nero o in falsi colori secondo una variegata palette. Cio consente di

evidenziare meglio eventuali periodicita spaziali del rumore sull’immagine.

67

3.3 Misure sulla scheda di campionamento e

conversione A/D

Le misure ed i test da me svolti sulla scheda di campionamento e conversione

sono stati fondamentalmente indirizzati alla verifica del funzionamento dei

singoli stadi, alla determinazione del contributo di rumore apportato dagli

stessi al rumore totale prodotto dalla scheda e alla sua riduzione. Questo mi

ha consentito di determinare la dinamica effettiva (numero dei bits effettivi)

associata al processo di campionamento e conversione A/D.

Ho effettuato le misure seguendo due metodologie basate su strumenti

diversi, confrontando i risultati passo dopo passo. La prima fa uso di un

voltmetro r.m.s. per le misure di rumore in tensione sui singoli stadi. Il

voltmetro in questione (un multimetro Fluke 189 ) e caratterizzato da una

sensibilita di 1 µV , un offset di circa 10 µV ed una banda passante di 100

kHz.

La seconda utilizza lo stadio di conversione A/D effettivamente montato

sulla scheda CDS/ADC, la scheda di acquisizione, il software per l’acqui-

sizione e la visualizzazione delle immagini e un impulsatore. Infatti grazie

all’utilizzo di un impulsatore HP 81104A impostato per generare continua-

mente il segnale di start convert per l’ADC ad una frequenza prestabilita (300

kHz nel caso delle misure presentate) e possibile acquisire i dati (i 16 bits)

tramite la scheda di acquisizione e visualizzare l’immagine in un formato pre-

determinato tramite il software di acquisizione. Detto formato corrisponde

ad una matrice di n × m pixels equivalenti ad un ugual numero di impulsi

di fine conversione (busy) generati dall’ADC e contati dal software. Il flusso

dei dati provenienti dalla scheda di acquisizione corrisponde ad un data-rate

a 16 bits alla frequenza di conversione del segnale video processato (timing

di 3.3 µs @300 kHz).

Riorganizzando nell’ordine temporale di lettura i valori in ADU dei sin-

goli pixels che costituiscono la matrice del sensore e quindi l’immagine visua-

lizzata, e possibile osservare l’andamento del segnale video in funzione del

68

tempo ed effettuare l’analisi nel dominio delle frequenze tramite trasformata

di Fourier, determinando le frequenze corrispondenti ad eventuali contributi

di rumore.

Seguendo la seconda metodologia si ha a che fare con un apparato di

misura con sensibilita dell’ordine dei 75 µV (corrispondente al valore in ten-

sione di 1 LSB) ed una banda passante di circa 2 MHz (corrispondente alla

frequenza di taglio del filtro dello stadio pilota posto in ingresso all’ADC).

In questo caso e possibile determinare il rumore apportato dai singoli

stadi e il rumore totale corrispondente a tutta la catena di trattamento del

segnale in configurazione statica e dinamica.

La misura in configurazione dinamica consiste nella valutazione del rumo-

re totale generato da tutta la catena di trattamento del segnale, comprenden-

te lo switch digitale, che viene alimentato e fatto aprire e chiudere attraverso

i segnali di clamp e sample generati da un altro impulsatore alla frequenza

desiderata per l’acquisizione dei dati.

La configurazione dinamica e profondamente diversa da quella statica in

quanto coinvolge alternativamente configurazioni circuitali relative alle fasi

di clamp e sample filtrate diversamente. Infatti, durante la lettura di un

pixel, gli stadi di clamp e sample mutano configurazione e filtrano in istanti

prestabiliti ed in schemi ben determinati il segnale video.

Per le misure di rumore relative alla configurazione dinamica occorre quin-

di generare anche i segnali di clamp e sample. Ho quindi generato questi se-

gnali con un altro impulsatore HP 81104A sincronizzato con quello relativo

allo start convert. Lavorando alla frequenza di acquisizione di 300 kHz si

impostano per i segnali di clamp e sample durate pari a 1 µs ed un ritardo

del sample e dello start convert sul clamp rispettivamente di 600 ns e 2 µs

(Figura 3.5). Essendo un segnale di tipo negato, lo start convert abilita la

conversione sul fronte di discesa.

Esaminiamo quindi passo dopo passo il rumore prodotto dai singoli stadi,

in configurazione statica, seguendo la seconda metodologia di valutazione. La

valutazione del rumore in configurazione dinamica (la configurazione effettiva

69

Figura 3.5: Segnali di clamp, sample e start convert per la frequenza di

acquisizione di 300 kHz, generati dagli impulsatori HP 81104A.

di funzionamento) si effettua secondo la medesima metodologia, su tutta la

catena di trattamento del segnale. Le misure sono eseguite utilizzando la

scheda di acquisizione (PCI ) collegata ad un laptop tramite un’apposita

interfaccia PCI-PCMCIA.

Tutte le misure si riferiscono ad una matrice di 512 × 512 pixels (262144

campioni), corrispondenti ad altrettanti segnali di busy generati dal conver-

titore e contati dal software di acquisizione. Tale scelta e consistente con la

matrice del sensore per la camera CCD di SCORE, dato che verra utilizzata

in modalita binning 2 × 2.

La procedura per determinare il rumore inizia montando lo stadio di

output della scheda CDS/ADC, ossia il convertitore con la sezione relativa

alla propria alimentazione (REF, AVDD, DVDD), verificando innanzitutto

la generazione dei bits da parte dell’ADC con un oscilloscopio (Figura 3.6) e

valutando in ADU (o LSBs) il rumore associato a tale stadio. Da un confronto

con il rumore teorico, indicato dalle specifiche dell’ADC (≤ 1 LSB), si puo

70

contare su un riferimento per la determinazione del rumore apportato dagli

altri stadi, in fase statica e dinamica.

Figura 3.6: Visualizzazione all’oscilloscopio dei quattro bits meno significativi

con gli ingressi del convertitore posti a massa.

L’alimentazione dello stadio di conversione (+5 V ) viene fornita tramite

un alimentatore da banco ISO-TECH IPS-2010. Cortocircuitando fra loro e a

massa gli ingressi differenziali del convertitore ed esaminando tramite l’inter-

faccia software l’immagine di rumore ho rilevato una deviazione standard di

0.4 ADU, consistentemente con il valore fornito dalle specifiche dell’AD7677.

Questo dato consente di procedere con le successive misure di rumore.

Il passo seguente consiste nel montare lo stadio differenziale d’ingresso

del convertitore A/D, cortocircuitando verso massa il suo ingresso. Eseguita

la misura, la statistica sull’immagine di rumore ha mostrato una deviazione

standard pari a 2.5 ADU e la forma non perfettamente gaussiana della curva

corrispondente al set di dati (Figura 3.7). In particolare ho notato un numero

ridotto di conteggi in corrispondenza di alcuni valori dell’intervallo dinamico

coperto dall’ADC. Nonostante la piccola dispersione del set di dati (2.5 ADU

71

su 65536) il fenomeno e abbastanza evidente e potrebbe dipendere da una

non perfetta accuratezza dell’apparato di misura.

Figura 3.7: Istogramma relativo all’immagine di rumore con stadio

differenziale di driver montato ed ingressi cortocircuitati a massa.

Successivamente ho montato il circuito per la generazione della tensio-

ne di reference per la coppia differenziale dello stadio di sample, la stessa

coppia e il buffer costituito dall’operazionale AD8021, relativo al medesimo

stadio. La tensione di riferimento si ottiene attraverso la regolazione di un

trimmer il cui rapporto di partizione definisce la tensione d’ingresso dell’ope-

razionale, in modo da avere un output dello stadio pilota ricadente all’interno

dell’intervallo di ingresso dell’ADC.

La misura ha fornito una deviazione standard corrispondente ad un rumo-

re iniziale di circa 2.5 ADU, ridotto successivamente ad 1.5 ADU migliorando

l’accuratezza di montaggio del circuito, ed un set di dati a forma tendenzial-

mente gaussiana (Figura 3.8). Essa e indipendente dalla sostituzione o meno

del trimmer con un partitore resistivo equivalente a resistenze di precisione,

in linea di principio meno rumoroso.

72

Figura 3.8: Istogramma relativo all’immagine di rumore con il reference e lo

stadio di sample montati.

Successivamente, sulla base delle curve fornite con le specifiche delle cop-

pie differenziali SST404, ho proceduto all’ottimizzazione degli stati di po-

larizzazione delle medesime, agendo sui valori delle resistenze sui sources e

di polarizzazione. Le nuove condizioni di polarizzazione hanno ridotto il ru-

more, infatti la statistica eseguita sulla successiva immagine di rumore ha

presentato una σ pari a 0.7 ADU (Figura 3.9).

Nel passo seguente ho montato lo stadio buffer di clamp con l’operazio-

nale AD8021 e la corrispondente coppia differenziale SST404 in ingresso

(polarizzata come quella precedente). L’ingresso, rappresentato dal conden-

satore di clamp, e posto a massa. In sostanza lo stadio di campionamento

e conversione A/D e tutto montato tranne lo switch digitale DG403. In

tale configurazione ho notato un aumento del rumore, con una deviazione

standard dei campioni intorno ai 2 ADU. Probabilmente l’innalzamento del

rumore dipende dalla scelta non ottimale, per la configurazione statica, del

valore della capacita del condensatore in contro-reazione al buffer di clamp.

73

Figura 3.9: Istogramma relativo all’immagine di rumore con condizioni di

polarizzazione della coppia differenziale ottimizzate.

Ho selezionato il valore corretto di tale capacita durante il ciclo delle misure

dinamiche.

L’ultima misura descritta ha concluso il ciclo dei tests di tipo statico.

Per determinare il livello di rumore prodotto dalla catena di processa-

mento del segnale in fase dinamica ho saldato sulla scheda CDS/ADC anche

l’ultimo componente: lo switch digitale DG403. Questo viene alimentato e

fatto aprire e chiudere con le temporizzazioni opportune grazie ai segnali di

controllo (il clamp e il sample) generati da un impulsatore. Il livello di ru-

more nella situazione dinamica e rimasto sostanzialmente invariato, per cui

ho potuto concludere che lo switch digitale e i segnali che lo pilotano non

apportano ulteriore rumore (Figura 3.10).

Ho eseguito tutte le misure descritte alimentando il circuito di campiona-

mento e conversione A/D attraverso il prototipo della scheda per l’alimenta-

zione della camera e per la generazione delle tensioni di bias per il sensore, a

sua volta alimentata con un alimentatore da banco Metrix AX 502 (+28 V ),

74

Figura 3.10: Istogramma relativo all’immagine di rumore con tutto il CDS

montato - condizioni dinamiche.

che trasforma la tensione di rete. I livelli di tensione a ±15 V sono forniti

quindi attraverso gli alimentatori di tipo switching (TRACO) della scheda,

mentre i +5 V con un alimentatore stabilizzato.

Con questo setup strumentale ho determinato un rumore corrispondente

ad una σ pari a 2 ADU e un disturbo alla frequenza di rete (50 Hz) osservabile

attraverso l’analisi di Fourier effettuata tramite il tool FFT del software in

LabVIEW. Sostituendo l’alimentatore da banco con una batteria da 24 V

(riproducendo cosı le condizioni di volo) e schermando opportunamente i

cavi di alimentazione ho ridotto il rumore, portandolo intorno a 1.5 ÷ 1.7

ADU grazie all’assenza del disturbo a 50 Hz.

Probabilmente il rumore misurato dovra essere ulteriormente abbattuto

ma, allo stato attuale di avanzamento del progetto, in cui stiamo mettendo

a punto la progettazione e realizzazione del sequencer e del preamplificatore,

attendiamo di testare il sistema nel suo complesso. D’altra parte la generazio-

ne attraverso il sequencer dei segnali di controllo del CDS e del convertitore

75

e la presenza del preamplificatore possono dar luogo a rumore aggiunto la

cui causa intrinseca puo essere studiata solamente a livello di sistema e non

di singola scheda.

Infatti, relativamente alla fase di test del prototipo di laboratorio ho

potuto notare differenze sostanziali nella determinazione del contributo al

rumore totale apportato dalle schede singolarmente con il rumore totale della

camera CCD a livello di sistema.

Con il perfezionamento delle misure dovra essere indagata la leggera non

gaussianita dell’istogramma, probabilmente introdotta a causa della non per-

fetta accuratezza del sistema di acquisizione. Infatti per queste misure uti-

lizzeremo il sistema definitivo di acquisizione SpaceWire, in fase di test e

debug, verificando o meno l’ipotesi di scarsa accuratezza dell’apparato di

misura usato.

Riassumendo, il rumore prodotto dall’elettronica di campionamento e

conversione A/D in ADU corrisponde a circa 3 nV/√

Hz riportati in in-

gresso al preamplificatore, ossia a meno di 1 e− r.m.s. Ricordando che il

preamplificatore produce un rumore teorico riportato in ingresso dell’ordine

di grandezza di 0.5 e− r.m.s. e considerando che le specifiche del sensore

CCD47-20 riportano per la frequenza di lettura di 300 kHz un rumore di

circa 4 e− r.m.s. sullo stadio di uscita del sensore, si conclude che la catena

di amplificazione e trattamento del segnale introduce un rumore inferiore alla

meta di quello generato nello stadio di output del sensore.

Considerando inoltre che la full-well capacity del CCD e dell’ordine dei

100 ke−/pixel, la massima dinamica sfruttata si attesta intorno a 84.5 dB,

corrispondenti a circa 14 bits effettivi. Questi sono in teoria ancora sufficienti

per ottenere buone immagini della corona solare nel canale spettrale visibile,

tuttavia, per raggiungere la massima dinamica consentita dalle specifiche del

sensore, dovremo ridurre ulteriormente il rumore, portandolo a 2 e− r.m.s.

o rilassare il target di 300 kHz per la frequenza di acquisizione. A causa del

breve tempo a disposizione per l’esperimento, questo puo significare ridurre

il set di immagini da acquisire.

76

3.4 Test e misure a livello di sistema

Per completezza nella descrizione della procedura di caratterizzazione di una

camera CCD a livello di sistema, non potendo attualmente fornire le caratte-

ristiche globali delle camere CCD di SCORE, in via di assemblaggio, riportero

in questo paragrafo alcune prove e misure da me effettuate sul prototipo di

laboratorio durante il primo anno di dottorato. Queste sono servite per ot-

timizzare il prototipo e a stabilire una procedura collaudata per effettuare i

tests e le misure sul successivo modello di volo.

Come descritto nel primo capitolo, il prototipo e caratterizzato dalla clas-

sica configurazione di una camera CCD. Esso infatti e composto fondamen-

talmente da un controller e da una testa, oltre al sistema di raffreddamento

termoelettrico a cella di Peltier e liquido refrigerante.

Il controller (Figura 3.11) e la parte principale della camera dato che

ospita le schede elettroniche necessarie al suo funzionamento, per l’acquisi-

zione delle immagini e, in generale, per effettuare qualsiasi azione richiesta

ad alto livello dall’interfaccia software in LabVIEW. Esso e caratterizzato da

un’architettura modulare. Cio contribuisce alla sua ottima versatilita, dato

che ciascuna scheda puo essere facilmente rimossa e sostituta da un’altra.

Questa caratteristica porta a molti benefici in fase di test, infatti grazie ad

una scheda di prolunga e possibile estrarre le altre schede ed effettuare tutte

le prove e misure necessarie ad ottimizzare la camera a livello di sistema.

La testa della camera (Figura 3.12) ospita, invece, il sensore, l’elettronica

di prossimita e la cella Peltier per il raffreddamento, collocata su un modulo

per il circolo del fluido refrigerante a circuito chiuso. Essa e caratterizzata

da un disegno modulare, il che consente la veloce sostituzione del sistema di

raffreddamento, del preamplificatore o dei filtri per il wave-shaping.

Allo scopo di effettuare i test di acquisizione delle immagini a diversi

pixel rates (grazie alla massima versatilita del sequencer nella generazione

delle fasi e dei segnali di controllo per la lettura del sensore) ho ottimizzato

il sequencer, il clock driver e la scheda per la generazione delle tensioni di

77

Figura 3.11: Il controller del prototipo con il suo case modulare. Da sinistra a

destra i seguenti moduli: CDS/ADC, clock driver e bias generator, sequencer,

tre moduli per le alimentazioni, il modulo di controllo della temperatura della

cella Peltier.

Figura 3.12: La testa del prototipo di laboratorio.

polarizzazione per uno specifico sensore, il P86520 di EEV 4.

4Ragione sociale originaria di E2V

78

La procedura definita per i test a livello di sistema consiste nell’imposta-

zione dei parametri del sequencer per la generazione dei clocks digitali, nella

regolazione dei filtri di wave-shaping per le fasi analogiche sul clock driver

e nella minimizzazione del rumore sulle tensioni di polarizzazione, tramite

la regolazione di alcuni filtri. Successivamente si passa all’acquisizione delle

immagini, testando cosı tutti i componenti hardware e software della camera.

Il sensore impiegato consiste in un CCD di 578 × 578 pixels, del tipo

televisivo ad architettura frame transfer, ma utilizzato come full-frame5. La

scelta di utilizzare un CCD televisivo, anziche scientifico, e preferibile nella

fase di test, visto che esso non ha bisogno di essere raffreddato ed i suoi pins

sono protetti dagli effetti provocati dall’accumulo di cariche elettrostatiche.

Test e misure sul sequencer

Date le specifiche dei clocks analogici per il funzionamento del sensore

P86520, ho utilizzato un analizzatore di stati logici (TLA601 di TEKTRO-

NIX ) per verificare l’esatta generazione delle fasi verticali ed orizzontali per

lo scorrimento della carica e la lettura del CCD. L’analizzatore di stati logici

utilizzato e caratterizzato da 32 canali d’ingresso ed e ideale per avere una

panoramica generale della qualita della generazione dei clocks.

Ho verificato quindi la corrispondenza fra i parametri impostati via soft-

ware per la generazione delle fasi e i segnali digitali visualizzati dall’analizza-

tore, ed in particolar modo il numero, le durate e i ritardi dei clocks associati

alle fasi verticali ed orizzontali per la lettura dell’intero sensore.

Ho esaminato inizialmente la generazione dei clocks ad un pixel rate di

62.5 kpx/s con un master clock di 10 MHz. Nella Figura 3.13 e messa in

evidenza la transizione fra la lettura seriale dell’ultimo pixel di una riga (a

sinistra), il trasferimento verticale (al centro) e la lettura seriale di una nuova

riga (a destra). In particolare, la figura mostra la transizione fra la lettura

5I sensori di tipo full-frame differiscono dai frame-transfer, come quello impiegato per

SCORE, per l’assenza della matrice di storage dell’immagine. La carica relativa ad ogni

pixel viene quindi trasferita immediatamente verso il nodo d’uscita del sensore.

79

dell’ultima riga della matrice CCD (l’immagine da acquisire) e la scansione

continua successiva, necessaria a rimuovere la corrente di buio dai pixels del

sensore.

Figura 3.13: Visualizzazione della generazione dei clocks @ 62.5 kpx/s con

master clock di 10 MHz.

Con questo tipo di misure si puo verificare la corretta generazione delle

fasi, modificando la durata dei clocks e i loro ritardi, il formato delle imma-

gini e il pixel rate.

Test e misure sul clock driver

Il clock driver svolge la funzione di adattamento dei livelli di tensione

delle fasi richieste dal particolare sensore usato, di buffer e di wave-shaper di

tali segnali per mezzo di filtri. Nell’intento di regolare i livelli di tensione delle

fasi, e sufficiente aggiustare i valori di alcuni trimmers, e conseguentemente

le tensioni di riferimento generate da alcuni regolatori di tensione.

80

Figura 3.14: In alto: fasi verticali @ 100 kpx/s. In basso: una vista

dettagliata del limite di rise/fall di un clock.

Al fine di verificare l’efficienza del clock driver nell’adattamento dei livelli

di tensione ad un certo pixel rate, si devono dimensionare i filtri passa-basso

sulle fasi seguendo la seguente espressione:

tr 2.2RC Tp/10 (3.1)

dove Tp e il periodo del pixel, tr il rise-time del clock considerato e R e C i

valori di resistenza e capacita del corrispondente filtro RC.

Successivamente si visualizzano e si analizzano i clock filtrati ed aggiustati

per mezzo di un oscilloscopio (nel caso specifico un LeCroy digitale), in modo

81

da verificare il corretto andamento. Nella Figure 3.14 e 3.15 sono visualizzati

rispettivamente i clocks verticali ed orizzontali ad un pixel rate di 100 kHz.

Figura 3.15: Fasi orizzontali @ 100 kpx/s.

Si deve verificare che le fasi orizzontali e verticali presentino i livelli cor-

retti di tensione e che siano rispettati i parametri temporali di funzionamento

per il sensore (durate e ritardi).

Test e misure sul bias generator

Il generatore delle tensioni di polarizzazione produce i livelli DC di ten-

sione per lo stadio d’uscita del sensore. Dato che il rumore sulle tensioni

di polarizzazione si somma in quadratura al rumore generato all’interno del

sensore (tipicamente qualche µV ), e fondamentale mantenerlo ben al di sotto

di quest’ultimo. Per tale ragione, lo scopo principale delle misure eseguite

sul bias generator consiste nel caratterizzare il rumore r.m.s. relativo alle

tensioni di polarizzazione.

Per effettuare le misure ho utilizzato un multimetro digitale (HP34401A)

come voltmetro r.m.s. Questo possiede una sensibilita di 0.1 µV ed e carat-

terizzato da una frequenza massima di campionamento di circa 5.5 Hz. Si

effettuano quindi le misure in assenza e in presenza dei clocks, nell’intento di

verificare l’influenza del rumore da essi apportato nei confronti della situa-

82

zione stazionaria. I risultati delle misure hanno mostrato un livello di rumore

di circa 4 µV r.m.s., consistentemente con il rumore d’uscita caratteristico

del sensore impiegato. Inoltre, la statistica sui campioni ha mostrato un an-

damento perfettamente gaussiano, caratteristico del rumore bianco.

Test di acquisizione delle immagini

Al termine delle misure appena descritte ho effettuato l’ultimo e piu

significativo test a livello di sistema: l’acquisizione delle immagini.

Figura 3.16: Immagine del test target @ 100 kpx/s.

Questo e stato eseguito per diversi pixel rates, in modo da verificare tra-

mite i tools per la statistica sulle immagini, il livello di rumore corrispondente

ad ogni frequenza di acquisizione. In particolare ho usato prevalentemente

i tools per la visualizzazione dell’istogramma e del profilo relativi alle im-

magini, in modo da evidenziare la presenza di eventuali patterns di rumore

associabili a cause esterne (es. interferenze) e la forma della curva relati-

83

va alla statistica sui campioni. Per sorgenti di rumore bianco questa deve

risultare esattamente gaussiana.

Figura 3.17: Immagine del test target @ 500 kpx/s.

Il soggetto delle immagini consiste in una mira con alcune figure geome-

triche di riferimento e il nome del laboratorio.

Le immagini riportate nelle Figure 3.16 e 3.17, per le frequenze di acqui-

sizione di 100 kpx/s e 500 kpx/s, mostrano un leggero degrado del rapporto

S/N al crescere del pixel rate.

Questo e comprensibile, dato i maggior restringimenti a livello temporale

dei segnali di clocks e comunque e stato ridotto con un processo iterativo di

regolazione dei filtri passa-basso posti sulle fasi adattate dal clock driver e

sulla scheda del preamplificatore. Purtroppo, le mediocri caratteristiche del

sensore televisivo non hanno permesso di lavorare con un’alta dinamica, il

che si manifesta esplicitamente sulla qualita delle immagini.

84

3.5 Riepilogo

In questo capitolo ho riassunto e giustificato le scelte progettuali da me effet-

tuate per la realizzazione della scheda di doppio campionamento correlato e

conversione A/D per la camera CCD del coronografo UVCI di SCORE. Ho

descritto anche una procedura consolidata per la determinazione del rumore

nei vari stadi della scheda CDS/ADC e piu in generale a livello di sistema,

messa a punto per il prototipo di laboratorio. Ho riportato inoltre le princi-

pali misure di rumore effettuate tramite l’elettronica montata sulla scheda e

alcuni accorgimenti per la sua riduzione.

Generalmente questi accorgimenti riguardano l’ottimizzazione del punto

di lavoro dei vari componenti, in funzione delle polarizzazioni e del dimen-

sionamento corretto dei vari filtri lungo la catena di trattamento del segnale.

Tuttavia ho evidenziato altre motivazioni che possono portare alla riduzione

del rumore, come la necessaria accuratezza nella messa a punto del setup

sperimentale e l’ottimizzazione dei segnali di controllo del processo di cam-

pionamento e conversione. Tali motivazioni si rafforzano in relazione all’e-

ventuale integrazione della scheda oggetto di questo lavoro o di piu schede

nello stesso chip, come il CDS e il sequencer.

Infatti, generalmente, la miniaturizzazione dell’elettronica di readout del

sensore e di generazione dei segnali di controllo per la gestione di una camera

CCD e quasi sempre sinonimo di maggiore immunita dai disturbi esterni e

maggiore affidabilita dei segnali di timing relativamente al controllo dei ritar-

di. Oltretutto, se si esaminano anche altre caratteristiche positive derivanti

dal processo di integrazione, quali l’ingombro e la massa ridotti, il basso con-

sumo e la possibilita di lavorare a frequenze superiori, vale la pena prendere

seriamente in considerazione la possibilita di integrare questa sezione della

camera. Questo sara l’argomento dei rimanenti capitoli del mio lavoro di

tesi.

85

Capitolo 4

Verso l’integrazione della

scheda di campionamento

e conversione A/D

In questo capitolo prendero in considerazione la possibilita di integrare

la scheda di doppio campionamento correlato e conversione A/D descritta

ampiamente in precedenza, cosı da poterla interfacciare direttamente con il

sensore CCD, ottenendo un sistema veloce, compatto e a basso rumore.

Per una miglior comprensione delle problematiche connesse al processo di

integrazione analizzero separatamente lo stadio analogico di campionamento

del segnale video da quello di conversione A/D, in modo da valutare indipen-

dentemente i rispettivi gradi di complessita. Valutero, inoltre, per confronto,

il grado di complessita relativo ad un’altra configurazione circuitale impiegata

comunemente per effettuare l’operazione di doppio campionamento correlato

nei sistemi per l’imaging digitale.

In tal modo potro introdurre i concetti e le basi per il processo prelimi-

nare di studio rivolto all’integrazione del dispositivo. Infatti, nel capitolo

successivo, affrontero la scelta dell’architettura del convertitore A/D e la sua

simulazione a livello comportamentale e di transistore.

86

4.1 Vantaggi di un circuito integrato CMOS

di interfaccia per sensori CCD

La scheda di trattamento e conversione del segnale video impiegata per le

camere1 CCD della missione SCORE fa uso di una circuiteria a componen-

ti discreti. Nonostante la sua implementazione si sia dimostrata idonea al

raggiungimento degli obbiettivi della missione, la progettazione e la realiz-

zazione di un ASIC 2 dedicato puo presentare diversi vantaggi [26, 27], fra i

quali:

• compattezza: tutta la circuiteria analogica e digitale e contenuta in un

package di pochi mm2, occupando meno spazio;

• consumo ridotto: in un progetto ad elettronica discreta i segnali devo-

no attraversare molte connessioni fra i componenti. Pilotare le capa-

cita associate a queste interconnessioni, con segnali ad alta frequenza,

comporta un consumo notevole di potenza. Con un approccio a circui-

to integrato la maggior parte dei segnali percorrono interconnessioni

on-chip a bassa capacita (dell’ordine del pF o inferiore) e quindi, a

parita di frequenza, sono richieste piccole correnti (dell’ordine dei µA)

per pilotare i segnali. I consumi risultano particolarmente bassi se si

impiegano transistori MOS complementari;

• costi di assemblaggio ridotti: un circuito integrato e costituito da un

singolo package, mentre un approccio a circuiti discreti comporta pac-

kages e componenti multipli;

• costi ridotti per le misure e i tests: un ASIC e un blocco funzionale

indipendente che puo essere pre-testato; bastera prevedere nel layout

opportuni test-points per favorire i tests e il collaudo;

1Infatti, anche per il canale EUV, si utilizzera un circuito di processamento del segnale

video uguale a quello per il canale visibile.2Acronimo inglese di Application Specific Integrated Circuit.

87

• prestazioni superiori: un circuito integrato dedicato e sicuramente ot-

timizzato per la funzione che dovra svolgere. Infatti lo stesso circuito

realizzato a componenti discreti fa prevalentemente uso di componenti

general-purpose;

• re-impiego: un ASIC opportunamente progettato puo svolgere in ma-

niera relativamente flessibile diverse mansioni e quindi essere riutiliz-

zato anche in camere non necessariamente ad uso spaziale.

Fra gli svantaggi possiamo citare, invece, i lunghi tempi di sviluppo e il

notevole costo totale di progettazione e realizzazione di un ASIC. Infatti in

funzione della tecnologia scelta per l’integrazione, il costo di realizzazione di

un circuito integrato dedicato puo essere comparabile o addirittura superiore

alla somma dei costi equivalenti alla realizzazione delle parti discrete.

In linea di principio un ASIC per la digitalizzazione di segnali video puo

generare anche i segnali di timing e di bias per il sensore CCD [28], inglobando

il sequencer ed il clock driver, come mostrato in Figura 4.1. Tuttavia per

semplicita e per un approccio graduale, in questa sezione prendero in esame

l’integrazione dei soli stadi di campionamento e di conversione del segnale

analogico in modo da descrivere un circuito integrato per l’interfaccia verso

il sensore CCD di una camera per applicazioni veloci3 [29] e a basso consumo.

Infatti, oltre a ridurre l’ingombro e la potenza consumata, lo sviluppo di

un circuito integrato per l’elettronica di readout di un sensore CCD comporta

la possibilita di aumentare la frequenza di campionamento e di conversione

del segnale video il che si traduce, a parita di matrice, in un frame-rate piu

alto. Inoltre il processo di integrazione rende il segnale video maggiormente

immune da interferenze elettromagnetiche esterne, mantenendo allo stesso

tempo un elevato rapporto S/N.

L’elevato frame-rate risulta cruciale nel monitoraggio di fenomeni fisici

veloci, sia a terra che dallo spazio. Infatti, relativamente a missioni spaziali

3Per applicazioni veloci, in questo contesto si fa riferimento ad un frame-rate dell’ordine

dei 10 frame/s o superiore.

88

Figura 4.1: Diagramma a blocchi di un circuito integrato per il campio-

namento e la conversione A/D del segnale video in uscita da un sensore

CCD.

o sub-orbitali come quella descritta nella prima parte di questo lavoro, queste

sfrutterebbero tutti i benefici associati all’uso di un circuito integrato nella

realizzazione della camera CCD oltre che a fornire un set di immagini piu

ampio in relazione al breve tempo a disposizione per la ripresa di immagi-

ni (sempre che i flussi fotonici lo permettano)4. Fra tali benefici possiamo

enunciare:

• lo spazio occupato e la massa ridotti ai minimi termini. Infatti lanciare

1 kg-massa di strumentazione nello spazio ha dei costi non indifferenti;

• il basso consumo di potenza, fondamentale per strumentazione stand-

alone alimentata da batterie;

4Ovviamente il frame-rate e strettamente legato al tempo di integrazione necessario

alla formazione dell’immagine sul sensore.

89

• la quasi totale insensibilita al problema delle vibrazioni al momento del

lancio;

• in generale una maggiore affidabilita e immunita dalle fonti di rumo-

re esterne (spesso non trascurabili, a causa della vicinanza di altra

strumentazione di bordo).

Al fine di comprendere le problematiche e il grado di complessita connesso

all’integrazione dello stadio di campionamento e conversione facciamo quindi

riferimento alla Figura 4.1 e formuliamo alcune ipotesi per gli obbiettivi da

raggiungere nel seguito di questo lavoro.

Tramite i segnali di clock generati dal sequencer e adattati dal clock driver

le cariche fotogenerate nella matrice del sensore vengono fatte scorrere pixel

a pixel producendo, attraverso il nodo di lettura del CCD, il tipico segnale

analogico in tensione (Figura 4.2).

Il segnale video e rappresentato da una forma d’onda pulsata, la cui am-

piezza e proporzionale alla quantita di carica generata per effetto fotoelettrico

all’interno del pixel. Lo stadio di uscita del CCD rappresenta l’ingresso per

lo stadio di amplificazione e campionamento del segnale video. La durata

del segnale relativo alla carica accumulata nel pixel e pari a circa meta del

periodo del singolo pixel. Tale proprieta definisce allora le caratteristiche

dinamiche nel progetto dell’elettronica di lettura. Infatti, prendendo come

riferimento una frequenza di campionamento e di conversione di 25 MHz, il

periodo del singolo pixel resta fissato in 1/(25MHz) = 40 ns. In tal modo il

segnale pulsato e disponibile per Tpixel/2 = 20 ns.

Facendo sempre riferimento alla Figura 4.2 osserviamo che l’unica parte

del segnale video che porta informazioni riguardo la carica registrata nel sin-

golo pixel e rappresentata dall’ampiezza dell’impulso, cosicche questa viene

mantenuta per tutta la durata del periodo.

Avendo a disposizione l’ampiezza dell’impulso per tutto il periodo si fa-

cilitano le operazioni di campionamento del segnale all’interno dell’ADC, ri-

90

Figura 4.2: Stadio di output di un sensore CCD e tipica forma d’onda in

tensione alla sua uscita. In basso i segnali di clamp, sample e il segnale video

trattato e amplificato pronto per l’ingresso del convertitore A/D.

ducendo anche il rumore in ingresso al convertitore diminuendo la frequenza

di taglio del filtro posto al suo ingresso.

Inoltre si facilitano le operazioni svolte dai comparatori dell’ADC, che

possono lavorare ad una frequenza di campionamento dimezzata. Cio com-

porta il rilassamento delle caratteristiche dei componenti e un consumo ri-

dotto di potenza.

Generalmente, il circuito di trattamento del segnale analogico adatta il se-

gno del segnale video in modo che ad un valore positivo maggiore corrisponda

un maggiore accumulo di carica nel pixel.

Inoltre, lo stesso segnale video e caratterizzato da un transiente in cor-

rispondenza del fronte di discesa della fase di reset dell’omonimo FET con-

91

tenuto nell’amplificatore di output del CCD. Questo transiente puo essere

dell’ordine di alcune centinaia di mV , e quindi l’elettronica di trattamento

deve consentire un buon slew-rate ed un ampio swing del segnale d’ingresso,

in modo da non compromettere la forma del segnale video, soprattutto in

corrispondenza dei livelli su cui avviene il campionamento.

L’uscita di tale circuito dovra poi soddisfare i requisiti di ingresso del

convertitore, quali la corrente di drive dell’ADC, l’ampiezza massima del

segnale campionato e la possibilita di regolarla su un livello variabile per

compensare l’eventuale errore di offset nella catena di trattamento del segnale

analogico.

Per ottenere un ampio intervallo dinamico e una bassa distorsione nel

processo di conversione A/D e quindi importante porre attenzione al circuito

analogico di interfaccia con il convertitore. Molti ADC in commercio sono

progettati in modo tale da poter essere interfacciati senza la necessita di un

amplificatore driver al loro ingresso. A volte, persino un driver a bassa di-

storsione, se non ben calibrato, puo degradare le prestazione del convertitore.

Se il convertitore richiede un buffer che lo piloti, questo deve essere proget-

tato e selezionato con cura in modo tale che il suo rumore intrinseco e la

distorsione prodotta siano inferiori a quelle dell’ADC.

Riassumendo, per elaborare correttamente il segnale video in uscita dal

sensore CCD e allo stesso tempo fornire un segnale adattato per l’ingresso del

convertitore, il circuito di campionamento integrato deve soddisfare i seguenti

requisiti:

• basso rumore, guadagno lineare, banda larga;

• amplificazione variabile durante il processo di campionamento, magari

programmabile attraverso l’impiego di DACs ;

• matching delle impedenze;

• basso consumo (ottenibile tramite transistori MOS complementari e

limitando le capacita delle interconnessioni);

92

• calibrazione dell’offset.

Rispettando questi requisiti si forniscono le basi per il campionamento e la

conversione A/D ottimale del segnale in ingresso al circuito integrato. In tal

modo le uscite dell’ADC consisteranno in una sequenza di parole digitali ad

ampia dinamica che rappresenteranno finemente il livello di carica presente

nei singoli pixels della matrice CCD.

Nei paragrafi successivi analizzero il grado di complessita relativo all’in-

tegrazione dello stadio di pre-trattamento e campionamento del segnale, in

relazione al grado di complessita nell’integrazione dello stadio di conversione

A/D, in modo da stabilire l’approccio piu conveniente per la definizione del

processo di integrazione.

4.2 Analisi della complessita nel processo di

integrazione del CDS

Per definire la complessita del processo di integrazione del circuito di cam-

pionamento del segnale video e necessario formulare ulteriori ipotesi riguardo

l’architettura da impiegare. Questa consentira di individuare quali sono i

blocchi fondamentali che la costituiscono e di stabilire una linea guida per

giungere alla sua integrazione.

In linea di principio il doppio campionamento correlato puo essere rea-

lizzato attraverso diverse tipologie di circuiti, fra le quali quella descritta

ampiamente nel capitolo 2 che sfrutta la tecnica di clamp e sample. Per

avere un quadro piu ampio, riguardo alla complessita nell’integrazione di un

circuito CDS, consideriamo quindi almeno un’altra tipologia di circuito, ossia

il cosiddetto ”dual slope integrator”. Quest’ultimo, insieme al clamp e sam-

ple rappresenta lo schema maggiormente adottato per effettuare l’operazione

di doppio campionamento correlato nei sistemi di imaging.

Esso viene utilizzato generalmente in condizioni di basso flusso fotonico,

in cui si ricorre all’integrazione della carica contenuta nei singoli pixels al

termine dell’esposizione. Il circuito CDS ad integratore trova impiego in

93

discipline scientifiche quali l’astronomia, la spettroscopia, la fotometria e la

microscopia ad alto ingrandimento.

Questo schema adotta un circuito leggermente diverso dal clamp e sam-

ple ma di fatto ugualmente sfruttabile per eseguire il doppio campionamen-

to correlato. Il principio utilizzato viene comunemente indicato come sam-

ple and hold. Nella Figura 4.3 e riportato un disegno schematico utile alla

comprensione del suo funzionamento.

Figura 4.3: Schema per il doppio campionamento correlato con circuito dual

slope integrator e sample and hold.

Seguendo tale figura, il funzionamento del dual slope integrator si esplica

nei seguenti punti:

• all’inizio della sequenza di lettura il condensatore C2 viene scaricato

chiudendo lo switch SW2, che resta chiuso per tutto il periodo di reset

del sensore;

• quando la tensione di output del circuito si e stabilizzata lo switch SW2

si apre e viene acquisito il primo campione tramite lo switch SW1 nella

posizione 1. In tale posizione il segnale, che ha attraversato lo stadio

invertente, e invertito di segno e la carica relativa al livello di reset

viene accumulata sulle armature della capacita C2 dell’integratore;

94

• il secondo campione viene acquisito dopo l’apertura dello switch di reset

del sensore, quando la carica accumulata nel pixel e trasferita dal CCD

verso il preamplificatore A1. In questa fase lo stadio invertente viene

bypassato e l’integratore riceve il segnale senza l’inversione di segno

operata dallo stadio invertente;

• lo switch SW1 si porta poi nella posizione 3, corrispondente alla fase di

hold. A causa dell’inversione di segno operata sul primo campione, la

carica ad esso associata viene sottratta dalla carica relativa al secondo

campione, in modo da eliminare il livello associato al rumore di reset;

• prima che l’operazione completa venga ripetuta, passando al successivo

pixel, la carica accumulata sulle armature del condensatore C2 viene

eliminata, chiudendo lo switch di reset SW2 posto ai suoi capi (clock

feedthrough).

Il dual slope integrator e leggermente piu complesso del circuito descritto

nel capitolo 2, utilizzando un operazionale in piu, ma presenta i seguenti

vantaggi rispetto ad un circuito di clamp e sample:

• e generalmente meno rumoroso, dato che i vari contributi al rumo-

re vengono mediati nel tempo dallo schema ad integratore (anche se

il vantaggio dipende molto dal contenuto spettrale del rumore). Cio

consente di sfruttare dinamiche elevate inserendo a valle quasi sempre

ADC a 16 bits;

• e possibile variare il guadagno dell’integratore e stabilire facilmente la

banda passante;

• il reset dell’integratore assicura che ciascuna lettura di pixel e indipen-

dente dalla precedente (a meno del piccolo assorbimento dielettrico nel

condensatore di integrazione);

95

• la reiezione del rumore a bassa frequenza puo essere ottimizzata facil-

mente aggiustando il guadagno relativo nelle due operazioni di campio-

namento;

• il ritardo fra la scarica del condensatore e l’integrazione del segnale puo

essere regolato in modo da ottimizzare la linearita;

• si puo effettuare una semplice diagnostica variando le temporizzazioni

del processo di integrazione, determinando in tal modo l’offset DC e il

rumore normalmente reiezionato dal dual slope integrator.

Il principale svantaggio del dual slope integrator risiede nella limitazione

del pixel rate massimo raggiungibile, identificabile nell’intorno della frequen-

za di 1 MHz. Infatti l’integratore deve attendere il termine della scarica del

condensatore C2 (clock feedthrough relativo alla chiusura di SW2) prima di

iniziare ad integrare nuovamente il livello successivo. Cio non avviene nel

circuito di clamp e sample ove il segnale di clamp e sempre alto durante il

reset feedthrough (relativo stavolta alla capacita di sensing del CCD), cam-

pionando al termine del periodo di reset e consentendo quindi pixel rates

superiori rispetto al dual slope integrator.

Dunque, tale configurazione circuitale non e sfruttabile per applicazio-

ni particolarmente veloci, soprattutto se si utilizzano sensori a largo for-

mato. Tuttavia puo essere presa in considerazione per applicazioni veloci,

in cui la risoluzione spaziale non debba essere particolarmente spinta. No-

nostante cio, la motivazione principale della sua descrizione in questa sede

risiede soprattutto nella valutazione della complessita relativa alla propria

implementazione, confrontata con l’implementazione del circuito di clamp e

sample.

Il circuito relativo al dual slope integrator puo essere ulteriormente com-

plicato, relativamente alla quantita di componenti elementari (transistori) da

utilizzare per la sua implementazione, realizzando l’operazione di sample and

hold tramite un’architettura di tipo differenziale.

96

Facciamo riferimento alla Figura 4.4 dove viene rappresentato un ASIC

ancora piu complesso comprendente un dual slope integrator differenziale, la

circuiteria per la generazione dei segnali di clock e le tensioni di bias del

sensore e il convertitore A/D. Nell’analisi della complessita relativa all’im-

plementazione di tale ASIC prendero in considerazione solamente il circui-

to associato all’operazione di doppio campionamento correlato, in modo da

confrontarlo con il circuito di clamp e sample descritto nel capitolo 3.

L’ingresso del circuito di campionamento e costituito dall’uscita del CCD

e disaccoppiato dal sensore attraverso il condensatore C1. Cio permette

di eliminare una possibile componente DC del segnale video che potrebbe

danneggiare l’ASIC.

Figura 4.4: Diagramma a blocchi di un circuito integrato per il campiona-

mento e la conversione A/D del segnale video in uscita da un sensore CCD

e dettaglio del CDS realizzato con dual slope integrator differenziale.

Lo stadio d’ingresso e costituito da un preamplificatore a basso rumore,

con un guadagno fissato. Il guadagno di questo stadio dev’essere abbastan-

za alto, ma non tale da compromettere la risposta in frequenza, in modo

97

da raggiungere un buon compromesso guadagno-banda passante. Inoltre il

preamplificatore deve fornire una conversione del segnale da single-ended a

differenziale in modo da poter essere processato negli stadi successivi da tecni-

che differenziali. Infatti, la configurazione differenziale, offre alcuni vantaggi,

specialmente in tecnologia CMOS. Fra questi possiamo citare:

• la reiezione del rumore di modo comune;

• l’immunita delle caratteristiche di linearita agli effetti di distorsione del

secondo ordine.

Uno stadio di ingresso, come quello appena descritto, puo essere realizzato

a livello integrato con poche decine di transistori MOS.

Gli switch SA ed SB con il condensatore C2 formano il circuito di sam-

ple and hold che campiona il segnale pulsato in uscita dal preamplificatore,

tramite i segnali digitali necessari all’operazione. Esso produce benefici sia

per la sezione analogica che digitale del circuito. Infatti, nella sezione ana-

logica, il campionamento riduce la banda passante del segnale rendendolo

maggiormente immune da interferenze esterne, mentre nella sezione digita-

le campionare e mantenere il segnale in un intervallo temporale prestabilito

facilita il raggiungimento dei requisiti di ampiezza di banda per l’ingresso

dell’ADC. I circuiti per il campionamento del segnale si realizzano con pochi

transistori MOS.

A valle del condensatore di hold C2 e posto un amplificatore a guadagno

variabile, che svolge la funzione di integratore. Esso permette di regolare il

guadagno della catena di trattamento del segnale, in modo da poterla in-

terfacciare con vari sensori CCD, e di calibrare l’uscita per l’intervallo di

tensione in ingresso all’ADC. Il guadagno dell’amplificatore puo essere sta-

bilito da un DAC, pilotato da segnali digitali esterni. Questo rappresenta lo

stadio piu complesso del circuito integrato di campionamento e puo essere

realizzato realisticamente con un paio di centinaia di transistori MOS.

Le uscite dell’amplificatore a guadagno variabile vengono indirizzate a

un buffer differenziale che fornisce la corrente necessaria a pilotare lo stadio

98

successivo di conversione A/D. Questa e funzione della frequenza del segnale

da convertire e dell’impedenza dello stadio d’ingresso del convertitore. Per

un tipico ADC adatto alla conversione di segnali video il carico d’ingresso e

costituito da 10 pF ‖ 10 kΩ per una tensione di alimentazione di +3.3 V e

un pixel rate di 25 MHz come frequenza di ingresso. Anche questo stadio

puo essere realizzato a livello integrato con poche decine di transistori.

Complessivamente l’ordine di grandezza della potenza consumata da un

circuito integrato in tecnologia CMOS sub-micrometrica come quello descrit-

to puo essere stimato in circa 100-150 mW [30]. Il consumo maggiore e asso-

ciato allo stadio di uscita, necessario a pilotare l’impedenza di ingresso del-

l’ADC, funzione della frequenza del segnale campionato. In totale occorrono

quindi circa 300-400 transistori MOS per la sua realizzazione.

Le stime effettuate per il circuito di doppio campionamento correlato ba-

sato suldual slope integrator non sono molto dissimili dalle stime eseguibili

per il caso del circuito di clamp e sample del capitolo 3. Di fatto, entram-

bi i circuiti, realizzano la medesima funzione in una maniera leggermente

diversa. E tuttavia importante ricordare che nel caso del dual slope integra-

tor, anche nella semplice configurazione single-ended, si fa uso di almeno un

amplificatore operazionale in piu.

In definitiva possiamo concludere che l’ordine di grandezza del numero di

transistori impiegati per l’implementazione di un circuito di doppio campio-

namento correlato si attesta intorno a 500. Nel prossimo paragrafo vedremo

che, anche considerando un ADC a bassa risoluzione, il numero di transistori

necessari alla sua implementazione e molto maggiore.

4.3 Analisi della complessita nel processo di

integrazione dell’ADC

Dall’analisi della complessita associata all’integrazione del circuito di doppio

campionamento correlato tra sensore CCD e ADC si puo intuire che le pro-

blematiche inerenti l’integrazione del convertitore A/D sono ben superiori.

99

Infatti, come riportato in letteratura [31, 32], e come ampiamente descritto

in modo approfondito nel capitolo successivo, anche per convertitori a bassa

risoluzione (dell’ordine dei 6 bits) in architetture particolarmente snelle e fles-

sibili, l’ordine di grandezza del numero di transistori impiegati nel processo

di integrazione e di almeno un migliaio, indipendentemente dalla tecnologia

scelta (CMOS, bipolare o ibrida BiCMOS ).

Il grado di difficolta nella realizzazione di un ADC integrato aumenta

ulteriormente a causa della presenza contemporanea sullo stesso chip di un

circuito digitale e uno analogico altamente complessi. Cio comporta l’a-

dozione di tecniche particolari, sia per ridurre gli effetti di crosstalk fra la

circuiteria analogica e digitale che per il contenimento dei ritardi temporali.

Tali tecniche devono essere adottate sia a livello di schematico circuitale che

di layout.

Ad esempio, a livello di layout, le problematiche sopra accennate implica-

no l’adozione di guard-rings nella separazione dei due circuiti e la generazione

indipendente delle tensioni di alimentazione e delle masse a carattere digitale

ed analogico.

Inoltre, l’utilizzo di una struttura differenziale obbliga spesso l’impiego

di transistori dummies per il mantenimento delle simmetrie geometriche, che

si traduce nelle maggior dimensioni del circuito fisico. Questo comporta

l’aumento della lunghezza delle linee di trasmissione introducendo ritardi,

riducibili con l’utilizzo di amplificatori buffers ritardatori. Tutto cio contri-

buisce a complicare ulteriormente la struttura e ad aumentare notevolmente

il numero di transistori elementari da impiegare. Questo sara ben evidenziato

nel capitolo successivo.

4.4 Riepilogo

Le considerazioni oggetto di questo capitolo mettono in luce il grado di com-

plessita superiore nel processo di integrazione del convertitore A/D rispetto

al circuito di campionamento del segnale video.

100

Nell’intento di muovere i primi passi verso lo sviluppo di un ASIC de-

dicato al trattamento del segnale video in uscita dal sensore di una camera

CCD scientifica, si devono affrontare problematiche inerenti l’integrazione di

circuiti a segnale misto. Le problematiche associate all’integrazione del con-

vertitore A/D, che comprende complessi circuiti analogici e digitali rispetto

al circuito di doppio campionamento correlato, possono considerarsi esausti-

ve nella comprensione della metodologia e degli accorgimenti da seguire nel

processo di integrazione di un circuito mixed signal.

Su queste basi ho ritenuto quindi opportuno progettare e simulare una

particolare architettura di un ADC, partendo da un grado di difficolta in-

termedio, relativo ad una risoluzione di 6 bits. Nonostante la non elevata

risoluzione, un convertitore analogico-digitale presenta un’alta complessita

di funzionamento, sia a livello teorico che progettuale. Tuttavia, una vol-

ta compreso il principio di funzionamento e le problematiche connesse alla

sua progettazione, non e difficile estendere i criteri di progettazione a riso-

luzioni superiori. L’architettura selezionata e caratterizzata infatti da una

buona scalabilita e puo essere implementata anche per la determinazione del

residuo a bassa risoluzione di un convertitore ad architettura mista ed alta

risoluzione (fino a 16 bits), come ampiamente descritto nel prossimo capitolo.

Nella scelta dell’architettura, effettuata su criteri di efficienza e scalabilita,

mi sono basato anche sulla presenza di un circuito analogico di pre-processing

del segnale in ingresso, in modo da fare esperienza sulle problematiche ine-

renti la circuiteria analogica.

Questo approccio rappresenta solamente il primo passo verso la compren-

sione di una architettura efficiente e scalabile, adatta alla conversione di

segnali video a frequenze dell’ordine delle decine di MHz. Infatti il raggiun-

gimento di un’architettura efficiente consentira di contenere il consumo e lo

spazio occupato su chip, mentre la scalabilita consentira di raggiungere nei

passi successivi risoluzioni maggiori.

Nel prossimo capitolo verranno discussi ampiamente questi argomenti, da

me affrontati nel terzo anno di dottorato.

101

Capitolo 5

Scelta dell’architettura del

convertitore A/D e simulazioni

A seguito del crescente sviluppo di sistemi integrati per il trattamento

dei segnali digitali (DSP) anche nel campo dei sensori quali CCDs eCMOS

imagers, vi e una richiesta incalzante di convertitori analogico-digitali dalle

prestazioni sempre migliori. In particolare, soprattutto nel settore dei sistemi

video di fascia commerciale, vengono richiesti ADC economici ma allo stesso

tempo dalle alte prestazioni. Molti dei convertitori monolitici, persino usati

in prodotti professionali, non offrono tuttavia specifiche soddisfacenti. Que-

sto e vero specialmente nel caso in cui si debbano processare segnali video

ad alta frequenza di campionamento con una risoluzione dell’ordine degli 8

bit effettivi1 o superiore.

Nel campo dei convertitori veloci le architetture integrate del tipo FLASH

restano dominanti, visto che riescono ad effettuare una conversione in un solo

ciclo di clock. Tuttavia, dato che il numero degli elementi interni aumenta

esponenzialmente con la risoluzione del convertitore, tali ADC raggiungono

un limite strutturale quando la risoluzione richiesta e dell’ordine dei 14-16

bits. Spesso percio, di fronte alle richieste di velocita e risoluzione, l’architet-

1I bits effettivi di un convertitore sono definiti come ENOB = (SNR − 1.76)/6.02,

dove SNR e il rapporto S/N , misurato in decibels, relativo alla conversione di un’onda

sinusoidale di massima ampiezza in ingresso all’ADC.

102

tura di tipo FLASH lascia il posto ad altre architetture meno ingombranti,

complesse e dispendiose in termini energetici quali le Subranging, Pipelining

e SAR (Successive Approximation Register).

La riduzione del numero dei componenti e della potenza consumata gioca

quindi un ruolo fondamentale nella scelta e nell’implementazione di un’archi-

tettura flessibile, compatta ed adatta alla conversione dei segnali video. Nel

processo di conversione A/D e importante porre rimedio ad eventuali pro-

blemi legati alla distribuzione dei segnali e alla ripercussione del rumore (il

cosiddetto kickback noise) degli stadi digitali su quelli analogici. In partico-

lare e importante ridurre i problemi di non linearita ad elevata frequenza, in

modo tale da contenere il piu possibile la distorsione armonica nel dispositivo

fisico finale.

Infatti il processo di conversione A/D causa intrinsecamente la ripercus-

sione armonica del segnale convertito sul segnale analogico in ingresso, il che

provoca l’insorgenza di fastidiosi profili d’interferenza visibili sull’immagine

digitale. Altre cause di distorsione armonica possono insorgere a causa del

comportamento non lineare dell’impedenza di ingresso, dell’inserimento di fil-

tri anti-aliasing e del rumore caratteristico nel substrato del chip contenente

l’ADC, riconducibile sostanzialmente a jitter noise [33].

Queste cause di degrado, legate al processo di conversione del segnale

video, devono essere eliminate, o perlomeno contenute, in modo tale da man-

tenere il maggior contenuto di informazione attraverso la conversione A/D.

Tali cause possono essere rimosse grazie all’impiego totale o parziale di un’ar-

chitettura del tipo folding and interpolating (FI ADC) ove, allo stesso tempo,

viene fatto un uso maggiormente efficiente dei componenti che stanno alla

base del processo di conversione, quali comparatori e latches.

La flessibilita di questo tipo di architettura consente di implementare

ADC indipendenti o scalabili ad elevata risoluzione e ridotta complessita

che, a parita di risoluzione, si traduce in una diminuzione dell’area occupata

e della potenza dissipata. Questi fattori sono importanti per tutte quelle ap-

plicazioni in cui si debba porre particolare riguardo nei confronti del consumo

103

e della compattezza. Se poi, oltre a questi fattori, si aggiungono elevate riso-

luzioni ed alte velocita di conversione i FI ADC divengono appetibili come

componenti per la digitalizzazione di segnali video ad alto contenuto di infor-

mazione. Infatti, come vedremo, la semplificazione della struttura permette

di raggiungere alte frequenze di conversione, mentre la scalabilita consente

la generazione di un elevato numero di bits. Quest’ultima affermazione trova

conferma soprattutto nei convertitori A/D a struttura mista, come ad esem-

pio nella riduzione della complessita di una sottocategoria di ADC a meta

strada fra l’architettura FLASH e folding and interpolating.

5.1 Un uso efficiente dei comparatori-latches

Per comprendere il principio di funzionamento di un convertitore FI e quali

sono le loro caratteristiche peculiari e utile fare riferimento ad un convertitore

del tipo FLASH.

In esso una matrice di comparatori confronta il segnale in ingresso con

una serie di tensioni di riferimento. Se applichiamo in ingresso una rampa

in tensione, alle uscite dei comparatori avremo dei segnali a gradino. Infatti

i comparatori vengono assunti ad indicare il livello logico UNO quando il

segnale in ingresso e al di sopra della soglia, ZERO viceversa. Le loro uscite

vanno a costituire gli ingressi per una matrice di latches (un latch per com-

paratore) che indicano lo stato dei singoli comparatori al momento in cui il

convertitore va a campionare il segnale e mantengono il segnale campiona-

to fino al successivo ciclo di campionamento. Le uscite dei latches vengono

poi codificate da un encoder nel codice binario rappresentante i singoli bits

(Figura 5.1).

Gli svantaggi di questa architettura sono noti: troppi componenti, ele-

vato ingombro, alti consumi e un notevole numero di linee fra la circui-

teria della sezione digitale, generalmente rumorosa, e quella analogica di

pre-processamento del segnale in ingresso.

Oltretutto (come accade spesso nei convertitori ad elevata risoluzione)

104

Figura 5.1: Architettura di un ADC di tipo FLASH. Il simbolo triango-

lare, caratteristico degli operazionali, indica in questo caso la presenza del

comparatore e del latch.

maggiore e l’area del circuito integrato e piu difficile risulta la distribuzione

dei segnali verso i vari ingressi senza oltrepassare i limiti permessi dalle dif-

ferenze nei ritardi. Tuttavia il problema piu gravoso e rappresentato dall’uso

non efficiente dei comparatori-latches di campionamento i quali, in questa

architettura, vengono sfruttati solamente per una singola decisione a ciclo.

L’uscita dei comparatori produce la caratteristica scala termometrica nel-

la quale solamente la posizione del latch nella matrice che indica la transizione

fra UNO e ZERO contiene informazioni rilevanti riguardo il livello attuale del

segnale analogico. Quando ad esempio il k-esimo convertitore e nello stato

alto, tutte le uscite che lo precedono sono alte, come ben rappresentato dalla

105

scala termometrica. Allo stesso modo, se il comparatore k+1 e nello stato

basso, tutti i comparatori successivi saranno nel medesimo stato. Sebbene

questo sia il funzionamento classico dei convertitori FLASH (detti anche per

tale motivo paralleli) non esiste la necessita di mantenere i livelli di uscita

dei comparatori il cui stato durante il processo di campionamento sarebbe

comunque noto. Dunque, in tali convertitori, non e ottimizzato il contenu-

to di informazione che istante per istante caratterizza il segnale digitale in

uscita.

Una variante, da questo punto di vista ottimizzata, consiste nel fare uso

di una particolare architettura di processamento del segnale nella sezione

analogica del convertitore, attraverso le tecniche di folding ed interpolating .

5.2 La tecnica di folding

Come primo passo verso la riduzione del numero dei comparatori-latches di

campionamento puo essere adottata la tecnica di folding, che ne utilizza un

minor numero in maniera piu efficiente.

La tecnica fa uso dell’inserimento fra lo stadio di ingresso e i comparatori-

latches di uno o piu stadi di pre-processing analogico in cui il segnale in

ingresso (ad esempio una rampa in tensione) viene letteralmente ”piegato”2

in piu rampe successive. Ogni rampa contribuisce alla strutturazione del

codice nel modo illustrato avanti.

Questi stadi di folding non sono altro che degli amplificatori costituiti da

coppie differenziali incrociate [34] (vedi Figure 5.5 e 5.6) in tecnologia bipolare

o MOS, che generano la caratteristica forma triangolare o quasi-sinusoidale

del segnale processato. In tal modo, grazie ad un segnale indicatore di ciclo

[35], il latch in questione ha la possibilita di far riferimento ad un maggior

numero di livelli di quantizzazione e quindi di essere sfruttato in modo molto

efficiente. Nella Figura 5.2 e rappresentata la logica del processo di folding in

cui viene implementato un ADC a 6 bit (64 livelli) ove i tre bit piu significativi

2Dall’inglese to fold = piegare.

106

sono impiegati nella codifica grezza come indicatore di ciclo, mentre i tre

meno significativi come livelli di quantizzazione fine.

Figura 5.2: Una rampa di tensione in ingresso puo essere piegata producendo

quattro rampe, la cui pendenza e indicativa del ciclo. Le quattro rampe

vengono poi singolarmente quantizzate in 8+8 livelli da un convertitore fine

a tre bits.

In teoria quindi, la risoluzione puo essere incrementata utilizzando un nu-

mero maggiore di coppie differenziali incrociate per amplificatore di folding.

Tuttavia esiste una limitazione pratica a questa tecnica, legata all’incremen-

to di frequenza del segnale attraverso gli stadi di folding di un fattore pari

al numero di ”pieghe” nel segnale. Tale fattore viene comunemente indicato

come folding factor o folding rate. Ad esempio, per un folding factor pari a 4,

una forma d’onda sinusoidale a 25 MHz in ingresso dovra essere campionata

ad almeno 200 MHz (Nyquist rate).

107

5.3 L’interpolazione

Talvolta la semplice tecnica di folding non e sufficiente alla riduzione sostan-

ziale del numero di blocchi di trattamento del segnale analogico. A questa

si affianca quindi la tecnica di interpolazione che permette di ridurre il nu-

mero di blocchi di folding e di comparatori, recuperando le informazioni a

questi associate attraverso l’interpolazione dei segnali generati dai blocchi e

dai comparatori mantenuti.

L’interpolazione puo essere sfruttata in determinati punti del circuito

di processamento del segnale e puo coinvolgere sia i blocchi di folding che

i comparatori singolarmente o contemporaneamente, in una moltitudine di

varianti piu o meno efficienti.

La tecnica e apparentemente banale ma, nel caso dell’interpolazione dei

segnali in uscita dai comparatori, il principio in se sfrutta il fatto che i

comparatori-latches a monte del circuito di interpolazione non sono ideali.

Infatti i comparatori, a causa dei ritardi introdotti al loro interno da effetti

non ideali, invece di commutare istantaneamente lo stato quando il segnale

in ingresso supera il segnale di riferimento, seguono lo stesso segnale in un

piccolo intervallo in modo pressoche lineare [35].

Questa caratteristica puo essere sfruttata lavorando in corrente o in ten-

sione inserendo ad esempio una rete di elementi resistivi fra le uscite dei

comparatori contigui ancora esistenti. Le uscite di tale rete andranno a

ripristinare le informazioni mancanti, in tal modo ricostruite.

La distorsione introdotta nei segnali ricostruiti dal processo di interpo-

lazione non rappresenta un problema, dato che il contenuto di informazione

risiede nella posizione di intercetta del livello di riferimento e non nella forma

del segnale ricostruito.

Nel caso in esame, il circuito di interpolazione resistiva viene inserito a

valle di due folder, ricavando da due segnali differenziali di folding sedici

segnali differenziali per l’ingresso di altrettanti comparatori. Grazie alla ri-

costruzione del codice tramite la codifica del ciclo attraverso i tre bits piu

108

significativi ed i segnali di raccordo fra MSBs ed LSBs, i sedici compara-

tori saranno sufficienti alla generazione dei 64 livelli corrispondenti a 6 bits

di risoluzione. L’utilizzo dei folder e del circuito di interpolazione consente

quindi di risparmiare i 3/4 dei comparatori necessari alla costruzione di un

ADC a 6 bits in architettura FLASH.

5.4 L’uso combinato delle tecniche di folding

e interpolazione

La combinazione delle tecniche descritte permette quindi una sostanziale ri-

duzione del numero di comparatori-latches e blocchi di folding nel processo

di conversione A/D. Questo si traduce, in pratica, nella semplificazione del-

l’architettura di conversione e quindi in un minor numero di componenti, una

minor potenza consumata e una generale riduzione della capacita di ingresso

del convertitore, che permette segnali di input a piu larga banda.

Inoltre la riduzione della complessita del dispositivo favorisce il conteni-

mento dei ritardi nelle connessioni fra le varie sezioni, permette frequenze di

campionamento piu elevate e riduce problemi di non-linearita nella risposta

legati a gradienti termici nel dispositivo fisico.

Sostanzialmente un ADC di tipo folding and interpolating consiste in una

specie di ADC a due passi, in cui un circuito di folding svolge la funzione di

convertitore grezzo (per i bits piu significativi - MSBs) che genera un residuo

che viene sottratto all’ingresso, mentre il circuito di interpolazione svolge la

funzione di convertitore fine (per i bits meno significativi - LSBs).

In realta nei folding ADC il residuo non e generato nel modo appena

descritto e non si operano ne somme ne differenze. Infatti l’equivalente del

residuo e intrinseco alla forma del segnale di folding (Figura 5.3), ossia nel

particolare segnale considerato nel set e nella posizione della corrispondente

rampa.

I convertitori A/D a due passi sono conosciuti anche come convertitori

subranging e talvolta vengono detti multi-step o half-flash ADC (general-

109

Figura 5.3: Caratteristiche DC teoriche delle uscite dei blocchi di folding. Le

curve in grassetto si riferiscono ai segnali originali Q ed I (come definiti nel

paragrafo 5.6), le sottili ai segnali interpolati.

mente piu lenti degli ADC di tipo full-flash). Questi rappresentano un ibri-

do fra gli ADC di tipo flash e quelli di tipo pipeline e si distinguono per le

caratteristiche precedentemente descritte.

I convertitori half-flash rappresentano una variante interessante del tipo

full-flash. Gli half-flash lavorano digitalizzando in una prima fase la meta piu

significativa dei bits, poi utilizzano un convertitore digitale-analogico (DAC )

per sottrarre il segnale corrispondente alla prima digitalizzazione dal segnale

in ingresso.

La differenza viene poi convertita da un convertitore fine per ottenere

la meta meno significativa dei bits. Negli ADC di tipo folding/interpolating

i due passi nella conversione vengono eseguiti in parallelo (visto che in so-

stanza l’operazione di sottrazione non esiste), per cui risultano caratterizzati

dalla stessa frequenza di campionamento di un convertitore FLASH di pari

risoluzione.

110

Per i motivi descritti, in questo lavoro, ho voluto considerare un’archi-

tettura del tipo folding and interpolating, in quanto alla base di convertitori

complessi, veloci, scalabili, ad alta risoluzione ed impiegabili nel processo di

conversione di segnali video ad elevato contenuto di informazione.

Il convertitore simulato e presentato nelle successive sezioni, nonostante

il numero ridotto di bits (6), puo considerarsi quindi il primo passo verso un

convertitore A/D integrato adatto alle applicazioni a cui e rivolta la camera

CCD descritta nella prima parte di questo lavoro di tesi. Inoltre puo essere

pensato come una parte limitata di un ASIC maggiormente complesso in

cui si integrano i circuiti di doppio campionamento correlato e di conversio-

ne A/D della catena di processamento del segnale video, come indicato nel

capitolo 4.

L’inconveniente maggiore per questo tipo di architettura consiste in un

ritardo temporale fra la sezione di folding e la sezione di interpolazione, legato

alla differenza dei percorsi fisici dei segnali. Il problema puo essere risolto

attraverso la generazione di un segnale (talvolta un bit) per il recupero del

sincronismo o un circuito digitale per la minimizzazione dell’errore provocato

dal ritardo.

5.5 Note di progetto di un circuito integrato

a segnale misto

Il progetto di un circuito integrato a segnale misto per applicazioni dedica-

te ed in particolar modo di un ADC e una sfida che richiede metodologie

particolari [36]. Queste si discostano da quelle impiegate nella progettazione

tradizionale dei circuiti integrati a segnale misto che tendono a separare gli

sforzi di progetto a livello di transistore, relativamente alla parte analogica e

digitale del dispositivo.

Nella progettazione di un ADC ad elevata frequenza di campionamento

(alcune centinaia di MHz o superiore) il procedimento a regola d’arte prevede

di tenere in considerazione, oltre alle caratteristiche elettriche e geometriche

111

del sistema, la possibilita di comparsa di effetti deleteri legati alle variazioni

nel processo e ai gradienti termici. E’ importante inoltre individuare le sor-

genti di crosstalk fra i segnali digitali ad elevata frequenza e i segnali della

sezione analogica (oltre che fra bit e bit), in modo da eliminare le frequenze

spurie dallo spettro del segnale di output.

Generalmente la progettazione circuitale classica segue una metodologia

del tipo top-down, nel senso che si esplica dalle specifiche del sistema ad alto

livello alla definizione dell’architettura per poi giungere alle simulazioni degli

schematici a livello di transistore e quindi del layout del dispositivo. Seguendo

linearmente questo sistema si rischia di scoprire, dopo mesi di lavoro, che a

causa di effetti parassiti, accoppiamenti con il substrato o gradienti termici

il risultato finale non rispecchia le specifiche di partenza.

Per quanto possibile, in relazione anche agli effettivi mezzi di progettazio-

ne a disposizione, e importante quindi lavorare all’interno di un ambiente di

progettazione integrato (o renderlo tale), che abbia gli strumenti e una me-

todologia coerente con il lavoro da sviluppare. Sempre piu frequentemente

questi ambienti si appoggiano a linguaggi di programmazione per la descri-

zione dell’hardware (VHDL3, Verilog) a livello comportamentale, strutturale

o data-flow. Un ambiente del genere permette di implementare modelli ma-

tematici e fisici a livello comportamentale di sistema [37], a livello circuitale

di sottosistemi o blocchi, a livello di transistore. In tal senso e possibile avere

delle informazioni di ritorno dagli stadi avanzati di implementazione a livel-

lo comportamentale utili a comprendere eventuali limiti o malfunzionamenti

dell’intero sistema, evitando perdite di tempo e sprechi di risorse.

Questa e la metodologia di approccio alla progettazione che ho seguito

per giungere alla redazione degli schematici, prima di passare alla stesura del

layout e alle simulazioni post-layout.

I moderni metodi di progettazione di circuiti integrati non possono pre-

scindere dalle simulazioni elettriche: esse sono indispensabili sia in fase di

3Acronimo inglese di VHSIC Hardware Description Language, ove VHSIC e l’acronimo

di Very High Speed Integrated Circuits.

112

progetto che di verifica di un circuito. Tipicamente, la progettazione full-

custom viene svolta utilizzando ambienti CAD integrati [38, 39]; il simulato-

re circuitale scelto per questo lavoro di tesi e CADENCE Design System per

piattaforma LINUX.

Questo tool di sviluppo e estremamente efficiente, infatti sono possibili

molteplici tipologie di analisi a livello di schematico e di layout. Il simulatore,

attraverso la soluzione di sistemi di equazioni circuitali, generati da opportuni

modelli matematici e risolti con algoritmi di calcolo sofisticati, e in grado

di risolvere equazioni molto complesse sia nel dominio del tempo che della

frequenza. I modelli matematici sviluppati derivano dall’analisi a basso livello

dei dispositivi elettronici utilizzati.

La libreria di tecnologia (in questo caso la SGC25C di IHP4 GmbH

a 0.25 µm), comprendente diversi dispositivi elementari e complessi, vie-

ne collegata ai files di libreria del simulatore e quindi i risultati delle si-

mulazioni sono particolarmente corrispondenti al loro comportamento reale

(post-produzione).

Infatti CADENCE e da tempo uno standard industriale e puo essere con-

figurato per lavorare con quasi tutte le tecnologie di fabbricazione di circuiti

integrati disponibili sul mercato. Questa interfaccia permette la gestione uni-

ficata del flusso di progetto di circuiti integrati analogici, digitali e a segnale

misto e comprende inoltre un numero rilevante di strumenti software. Fra

questi, per l’analisi e la simulazione dei sistemi ad alte frequenze, e stato im-

piegato Spectre ed in particolare Analog Artist, che rappresenta l’ambiente

di simulazione analogica e a segnale misto integrato in CADENCE.

Analog Artist raggruppa ed integra gli strumenti fondamentali per la pro-

gettazione dei circuiti integrati, vale a dire un editor grafico di schemi cir-

cuitali, alcuni simulatori circuitali, un editor grafico di layout, vari tools di

analisi dei risultati, programmi per la verifica della correttezza del progetto

e altri strumenti ancora. Analog Artist permette di scegliere il simulatore

(Spectre in questo caso), di creare il relativo file di ingresso (netlist) per la si-

4Innovation for High Performance Microelectronics - Frankfurt (Oder), Germany.

113

mulazione a partire direttamente dallo schema elettrico grafico di riferimento,

e di eseguire elaborazioni e misure sui risultati della simulazione. Partico-

lare importanza riveste la finestra Command Interpreter Window (CIW),

anche denominata icfb (integrated circuit front to back), dalla quale si puo

amministrare la propria area di lavoro, gestire tutti gli strumenti software e

tutte le utilita di sistema incluse nel pacchetto CADENCE, lanciare utility,

applicazioni dai menu a tendina e visualizzare eventuali errori, warnings o

altri messaggi nelle aree di dialogo. La finestra Library manager permette

di gestire i propri progetti e le librerie di sistema; in particolare e possibile

creare le proprie librerie, aprire le viste delle celle, creare schematici e cel-

le personalizzate, copiare librerie e celle fra librerie oltre a visualizzarne la

struttura.

Durante questo lavoro di progettazione e simulazione circuitale dell’inte-

ra architettura dell’ADC, e stato installato e configurato un PC con doppio

sistema operativo LINUX-Windows XP dedicato all’ambiente di progettazio-

ne CADENCE (per LINUX) e ADS - Advanced Design System della Agilent

Technologies (per LINUX e Windows), oltre all’installazione e calibrazione

degli stessi software con le licenze e le librerie di processo IHP SGC25C PDK.

Tale libreria contiene i modelli virtuali dei transistori nella tecnologia

BiCMOS a 0.25 µm di IHP di cui ho fatto uso solamente della parte rela-

tiva ai transistor MOS complementari, per ovvi motivi di contenimento dei

consumi.

L’originalita del lavoro consiste nel riprodurre in tecnologia MOS una

particolare variante di architettura FI ADC realizzata in tecnologia bipolare

a transistor ibridi (HBT ) in SiGe [40, 41], intrinsecamente molto dispen-

diosi dal punto di vista energetico. Infatti, architetture simili in tecnologia

bipolare ibrida con risoluzione di 6 bit [42], a frequenze di campionamento

confrontabili, hanno consumi dell’ordine di qualche watt (3 ÷ 5W ) [43].

Infatti, in un primo tempo, dopo aver implementato la sezione analogica

del convertitore fino ai blocchi di folding in tecnologia BiCMOS, ho potuto

constatare consumi dell’ordine del W , gia troppo alti per lo scopo prefissato.

114

Quindi, ho abbandonato i blocchi a transistori bipolari implementati nelle

simulazioni per procedere solamente con transistori CMOS della medesima

tecnologia. Nonostante lo stesso principio di funzionamento dell’architettura

selezionata, i MOSFET lavorano in modo sostanzialmente diverso dai transi-

stori bipolari, soprattutto per quanto riguarda le polarizzazioni. Comunque

il loro impiego consente di prevedere consumi globali ridotti di almeno un

ordine di grandezza, a parita di risoluzione e frequenza di campionamento,

il che li rende maggiormente appetibili all’implementazione del convertitore

A/D.

L’architettura generale risentira percio dei benefici e dei limiti dell’im-

piego dei transistori MOS anziche bipolari. Fra i benefici, oltre al consumo

ridotto, possiamo citare la ridotta Vgs dei MOS rispetto alla Vbe degli HBT

che, a parita di tensione di alimentazione, facilita le scelte architetturali.

Inoltre la tecnologia CMOS consente di realizzare dispositivi con caratteri-

stiche di resistenza alle radiazioni energetiche (radiation hardness), il che puo

risultare utile nello sviluppo di un ASIC per applicazioni spaziali.

Fra i limiti: la banda passante, corrispondente ad una ridotta ft, la piccola

transconduttanza gm (il che si traduce in una durata maggiore dei tempi di

transizione on/off del MOS) e la necessita di ospitare strutture generalmente

polarizzate in tensione anziche in corrente.

5.6 Descrizione dell’architettura e principio

di funzionamento

Da questa sezione in poi, ove altrove non specificato, faro sempre riferimento

al convertitore A/D folding and interpolating a 6 bit ad ingresso differenziale

da me sviluppato e simulato.

La Figura 5.4 rappresenta il suo diagramma a blocchi, dove l’ingresso

e differenziale (|Vin| < 750 mV ), i 3 bits piu significativi (MSBs) del gray

code5 vengono generati dai circuiti di folding e i restanti 3 bits dal circuito

5Per gray code si intende un sistema di numerazione binaria ove due valori successivi

115

di interpolazione. La tensione di alimentazione per i circuiti analogici e +3.3

V , per quelli digitali +2.5 V e la potenza dissipata alla frequenza massima di

campionamento (1 GS/s) e per un segnale sinusoidale di ampiezza 1.5 Vp−p

in ingresso a 25 MHz risulta di ∼ 260 mW .

Figura 5.4: Diagramma a blocchi del folding and interpolating ADC oggetto

delle simulazioni.

Il blocco di ingresso e sostanzialmente costituito da un amplificatore buf-

fer [44] e partitori resistivi che generano i segnali in tensione da smistare ai

blocchi di folding. I folder svolgono le operazioni analogiche preliminari alla

codifica digitale del segnale in ingresso tramite coppie differenziali incrociate

e partitori resistivi, appartenenti alla sezione di input.

Essi generano i segnali digitali in gray code gf5, gf4, gf3 (qf ) indicati in

Figura 5.4. Il fattore di folding utilizzato in questo progetto e 4. Cio significa

che una rampa in ingresso verra partizionata in 4 quadranti, dove un ADC

fine a 3 bits svolgera la funzione di determinazione di 8 livelli. Il quarto bit

differiscono solamente per una cifra, ad esempio 00 01 11.

116

degli LSBs, insieme ad altri segnali generati nei folders, svolgera la funzione

di raccordo fra MSBs e LSBs e puntatore di ciclo o di quadrante.

Nelle Figure 5.5 e 5.6 sono rappresentati i blocchi di folding che generano

i segnali gf5 (MSB), gf4, gf3, Q, I, qf ed if , ove Q (Quadrature signal) e I

(In-phase signal) e i loro supplementari Q′ e I ′ costituiscono i segnali che ver-

ranno impiegati nel circuito di interpolazione mentre qf ed , if insieme ai loro

supplementari qi e ii, avranno un ruolo fondamentale nella minimizzazione

dell’errore di sincronismo.

Figura 5.5: Blocchi di folding.

Q ed I sono segnali quasi-sinusoidali della medesima ampiezza prodotti

117

dalle coppie differenziali dei blocchi di folding di Figura 5.4 sfasati di π/2.

Il circuito di interpolazione genera da Q ed I ulteriori segnali sinusoidali di

ampiezza leggermente inferiore e sfasati di π/8, grazie alla scelta opportuna

dei valori di quattro resistenze R1, R2, R3, R4. A tal proposito si dimostra

che per segnali di ingresso di tipo sinusoidale, la scelta migliore per il set di

resistenze e condizionata da precisi rapporti [45].

I successivi comparatori, in questo caso 1/4 (!) rispetto ad un ADC

FLASH di pari risoluzione, insieme alla sezione digitale del convertitore de-

terminano i punti di intercetta (gli zeri) dei segnali interpolati con il livello di

riferimento e generano il restante gray code, correggendo e allineando i bits

meno significativi con quelli piu significativi per l’errore di sincronismo.

In questa tipologia di implementazione esiste quindi un ritardo temporale

fra il segnale corrispondente ai blocchi di folding relativi agli MSBs e quello

corrispondente al circuito di interpolazione, relativo agli LSBs. In altre paro-

le, un circuito di folding esegue un’operazione di conversione in un intervallo

temporale nT (dove T e il periodo di campionamento - T = 1/fs, fs e la

frequenza di campionamento - ed n un numero intero), mentre il circuito di

interpolazione opera la medesima conversione in un intervallo temporale piu

lungo di una piccola quantita (nT + δT ). Per questo motivo occorre pro-

gettare la sezione digitale in grado di minimizzare l’errore di disallineamento

temporale (time skew error). Inoltre, quando il segnale analogico in ingres-

so va fuori range, la sezione digitale dovra produrre degli opportuni segnali

di underflow/overflow e posizionare le uscite dell’ADC rispettivamente sul

minimo e massimo valore.

5.7 L’algoritmo per minimizzare l’errore di

sincronismo e la sua influenza sulla sezio-

ne digitale

Nella determinazione in algebra booleana dell’impostazione della sezione di-

gitale del convertitore nell’intento di non perdere l’allineamento temporale

118

Figura 5.6: Blocchi di folding.

dei bits e di minimizzare quindi l’errore di sincronismo [46], e fondamentale

esaminare i segnali relativi alla generazione degli MSBs e degli LSBs e di

119

metterli in relazione logica elementare in modo da giungere ad una struttura

snella ed efficiente nella produzione dell’output digitale [47]. Questa struttu-

ra semplificata fara uso di una tipologia di blocchi logici elementari tali da

minimizzare la complessita della circuiteria e i ritardi temporali fra le due

sezioni del circuito.

Per comprendere cosa significhi in pratica giungere alla definizione di que-

sta struttura logica ottimizzata per la minimizzazione dell’errore temporale,

esaminiamo i passi salienti di questa operazione senza scendere nei dettagli,

dato che questa non e la sede opportuna e l’argomento va ben oltre lo scopo

di questo lavoro. Tale struttura logica di fatto non e altro che una parte del

circuito di encoding o di codifica del gray code, a monte dei bits veri e propri,

che svolge anche la funzione di puntatore di ciclo.

Assumiamo quindi che il circuito di folding digitalizzi Vin(nT ) generando

i segnali digitali gf5, gf4, gf3(= qf ) e if , e che il circuito di interpolazione digi-

talizzi Vin(nT + δT ) generando i segnali gi2, gi1, gi0, qi e ii. In questo schema

gf5 e gf4 rappresentano i due bits piu significativi del gray-code di Vin(nT ),

mentre gi2, gi1 e gi0 rappresentano il terzo, il secondo e il primo dei bits me-

no significativi del gray-code di Vin(nT + δT ). Inoltre qf , if , qi e ii, ossia i

segnali complementari generati per favorire il processo di sincronizzazione, si

ottengono come:

qf = 1 per Q(nT ) ≥ 0, altrimenti qf = 0,

if = 1 per I(nT ) ≥ 0, altrimenti if = 0,

qi = 1 per Q(nT + δT ) ≥ 0, altrimenti qi = 0,

ii = 1 per I(nT + δT ) ≥ 0, altrimenti ii = 0.

Scrivere l’algoritmo di sincronizzazione significa di fatto ottenere gi5, gi4

e gi3 (che corrispondono al primo, secondo e terzo bit piu significativo nel

codice grigio di V (nT + δT ) , ancora non generati) in funzione di gf5, gf4,

qf , if , qi e ii. Procedendo in maniera schematica e tenendo conto del fatto

che δT > 0 e quindi qf = qi oppure if = ii si impongono alcune condizioni

al contorno, riuscendo a stabilire che la sincronizzazione risulta efficiente se

viene rispettata la seguente disuguaglianza:

120

−2mLSBs < Vin(nT + δT ) − Vin(nT ) < 2mLSBs (5.1)

In essa m e il numero dei bits generati dal circuito di interpolazione (nel

nostro caso m = 3) ed LSBs rappresenta il valore in tensione del bit meno

significativo rapportato all’ampiezza massima del segnale in ingresso.

Fra le condizioni al contorno una e dettata dalla necessita di un circuito

digitale fisico di underflow/overflow del segnale in ingresso. Tale circuito

determinera l’out-of-range del segnale convertito.

Dalle considerazioni relative alle condizioni al contorno e dalla disugua-

glianza ottenuta si giunge a scrivere le equazioni in algebra booleana che

rappresenteranno la struttura dei circuiti digitali che le sostituiranno all’in-

terno del circuito fisico, semplificandolo al massimo e minimizzando l’errore

di sincronismo. Esse sono:

gi5 = (qf · (if ⊕ ii) · outrng) ⊕ gf5, (5.2)

gi4 = (qf · (if ⊕ ii) · outrng) ⊕ gf4, (5.3)

gi3 = qi · outrng, g2 = gi2 · outrng, (5.4)

g1 = gi1 · outrng, g0 = gi0 · outrng. (5.5)

Le Figure 5.7 e 5.8 mostrano rispettivamente l’implementazione del circuito

di sincronizzazione e codifica di gi5, gi4 e gi3, gi2, gi1, gi0 con un encoder

classico ad albero di OR esclusivi per la codifica dei bits meno significativi.

Le tensioni in ingresso sui comparatori-latches (vi e v′i) sono quelle prodotte

ai capi delle resistenze dell’anello di interpolazione descritto avanti (Figura

5.10).

Come si puo osservare, la sezione digitale risulta molto snella. Il ritardo

δt fra il circuito di folding ed il circuito di interpolazione pone un limite alla

frequenza massima del segnale in ingresso. Infatti, per un segnale sinusoidale

121

Figura 5.7: Circuito per la codifica degli MSBs.

Figura 5.8: Circuito per la codifica degli LSBs.

122

in ingresso del tipo Vin(t) = A sin(2πfint), dove ±A e l’ampiezza massima

del segnale in ingresso di frequenza fin per l’ADC, dalla disuguaglianza pre-

cedente si ottiene (δt e un tempuscolo):

finδt ≤ 1/(2kπ) (5.6)

dove k rappresenta il numero dei bits generati dal circuito di folding. Tale

disuguaglianza fornisce una sorta di ”relazione di indeterminazione” del si-

stema, ossia la massima frequenza in ingresso, per un ritardo δt, per la quale

il circuito di correzione funzionera ancora correttamente.

L’implementazione del circuito di sincronizzazione migliora di fatto l’ac-

curatezza del processo di conversione. Questo si traduce, per una determinata

frequenza, in un numero maggiore di bits effettivi. D’altra parte le maggiori

limitazioni nelle prestazioni in AC di un’architettura di questo genere deri-

vano proprio dagli effetti di timing skew fra gli MSBs generati dalla sezione

di folding e gli LSBs provenienti dalla sezione di interpolazione.

Questi effetti possono essere cancellati o perlomeno ridotti notevolmente

separando i processi di campionamento e quantizzazione attraverso l’impiego

di un circuito di track and hold posto in ingresso all’ADC [48, 49]. In sostan-

za, ottimizzando il duty-cycle del track and hold, allungando la fase di hold

su quella di track in modo tale da coprire il δt responsabile dell’asincronismo

si rende trascurabile l’effetto legato al ritardo temporale. Tuttavia questo

metodo non elimina il problema alla base.

5.8 La sezione analogica. Stadio di ingresso

Tutti i segnali interni all’ADC sono differenziali e la maggior parte dei cir-

cuiti analogici e digitali sono formati sostanzialmente da coppie differenziali

e source-followers.

Se confrontata con una struttura di tipo single-ended, la configurazione

123

differenziale offre diversi vantaggi, specialmente in tecnologia CMOS. Fra

questi possiamo citare:

• una buona reiezione del rumore di modo comune;

• insensibilita delle caratteristiche di linearita agli effetti di distorsione

del secondo ordine;

• cancellazione intrinseca dei fenomeni di iniezione di carica negli stadi

di campionamento.

Inoltre la struttura differenziale permette di lavorare con ampi swing del

segnale in ingresso, limitando i problemi di saturazione dei MOS tipici delle

strutture single-ended, ed ottenere buoni guadagni e bande passanti.

Per questi motivi ho adottato in ingresso un amplificatore differenziale a

due stadi con retroazione [44] come quello mostrato in Figura 5.9, dotato di

un’ottima linearita ed adatto anche a segnali molto piccoli. I due transistori

(N1 ed N6) in configurazione source-follower bufferizzano il segnale per gli

ingressi dei partitori resistivi che generano i livelli di tensione in ingresso ai

successivi stadi di folding.

Il partitore differenziale sulle uscite dell’amplificatore presenta delle limi-

tazioni per segnali in ingresso ad alta frequenza. Infatti il segnale si propaga

con ritardi variabili nelle due sezioni del partitore differenziale a causa delle

diverse costanti di tempo RC legate alla posizione delle resistenze all’interno

del medesimo partitore. Nella costante di tempo τ , C rappresenta la capacita

di ingresso del comparatore all’altezza della resistenza R.

Il tempo di propagazione tpd nel raggiungere il termine della singola strin-

ga di resistori e dato da (legge di Elmore): tpd ≈ KN2RC dove K e una

costante dipendente dal circuito ed N il numero di comparatori connessi alla

singola stringa. Questo inconveniente puo essere ridotto se il partitore diffe-

renziale e pilotato da entrambi i lati. In tal caso il tempo di propagazione del

segnale nel raggiungere il centro della stringa (ove e maggiormente ritardato)

124

Figura 5.9: Stadio di ingresso - amplificatore differenziale.

si riduce ad 1/4. Infatti, abbiamo: t′pd ≈ K(N/2)2RC e quindi t′pd ≈ tpd/4.

Il partitore differenziale implementato sfrutta tale accorgimento.

5.9 La sezione analogica. I blocchi di folding

I blocchi di folding, per loro configurazione, generano una serie di segnali

quasi-sinusoidali per una rampa di tensione in ingresso. In un processo di

conversione il numero dei segnali di folding puo essere scambiato con il nu-

mero dei livelli di tensione che occorrono essere distinti per segnale di folding.

Per esempio, in un ADC a 6 bits la risoluzione si ottiene rivelando 64 livelli

di tensione in un solo segnale di folding. La stessa risoluzione puo essere

ottenuta rivelando un solo livello di tensione in 64 segnali di folding. Quin-

di, in una architettura differenziale basta rivelare i soli zeri dei segnali di

125

folding, indipendentemente dalla loro forma piu o meno lineare nei dintorni

di questi punti. E sicuramente un rivelatore di zero risulta piu accurato di

un rivelatore di un livello di tensione generico. A tale scopo si impiegano i

comparatori descritti avanti.

Il posizionamento degli zeri determinera le transizioni di livello dei segnali

digitali all’interno degli stessi comparatori. I blocchi di folding sono imple-

mentati da coppie differenziali connesse in modo alternato (o incrociate) a

un carico differenziale. I loro gates rappresentano gli ingressi per i segnali

prodotti dal partitore resistivo differenziale nello stadio di input. La loro

configurazione si addice maggiormente a processi di tipo bipolare; infatti la

medesima architettura in tecnologia CMOS soffre di lentezza a causa della

piccola transconduttanza dei MOS e del punto di lavoro in debole inversione

per piccoli swing della tensione d’ingresso. Nei MOS il passaggio dallo sta-

to di interdizione allo stato di conduzione avviene lentamente in quanto la

transconduttanza del transistore e relativamente piccola quando la corrente

che circola nel canale e altrettanto piccola.

Questo non rappresenta un limite severo nell’ambito della conversione di

segnali video ”veloci” (qualche decina di MHz). Infatti le prestazioni (ad

esempio la linearita) possono essere migliorate utilizzando tecniche a bassa

impedenza di carico basate sull’impiego di current mirrors CMOS nella cui

configurazione le uscite dei folder sono in corrente anziche in tensione. Cio

offre alcuni vantaggi, fra i quali la possibilita di impiegare coppie differen-

ziali con transistori a piccoli gates e quindi minor restringimento a livello

di requisiti di matching nel processo. Fra gli svantaggi, il maggior nume-

ro di componenti utilizzati e quindi l’aumento della complessita e dell’area

occupata nel chip.

Nelle simulazioni, tutti i generatori di corrente sono stati implementati da

degli specchi di corrente multipli, in modo da tenere sempre sotto controllo

il numero totale dei componenti impiegati ed utilizzare current-sources non

ideali. E’ importante notare che i segnali in uscita dai blocchi di folding

seguono percorsi fisici e logici diversi e la differenza si fa piu marcata fra i

126

blocchi che generano i segnali relativi agli MSBs e quelli relativi agli LSBs.

Infatti i segnali relativi agli LSBs, prima di giungere al circuito di codifica,

vengono processati dal circuito di interpolazione.

Nell’intento di favorire il processo di sincronizzazione dei bits e quindi

preferibile ridurre il piu possibile queste differenze temporali, predisponendo

un blocco di pre-processing a buffers del segnale in modo da equalizzare i

ritardi. Se questi non sono particolarmente pronunciati si puo porre rimedio

a livello di layout, predisponendo percorsi fisici diversi da sfruttare come linee

di ritardo.

Nel presente lavoro e stata eseguita una valutazione dei ritardi nel sistema

determinando, a livello di schematico, una differenza temporale massima fra

i suddetti segnali inferiore al ns.

5.10 La sezione analogica. Il circuito di in-

terpolazione resistiva

Nel presente progetto si ricostruiscono 16 segnali differenziali per l’ingresso

dei comparatori interpolando le uscite dirette e complementari da due soli

blocchi di folding.

I segnali digitali cosı ottenuti e successivamente combinati nell’encoder

andranno a costituire i 4 (3+1) bits meno significativi. Grazie all’indicatore

di ciclo e ai due MSBs potremo ricostruire l’intero codice a 64 livelli (6

bits). La suddivisione fra il numero degli MSBs e degli LSBs rappresenta

un compromesso fra il numero dei comparatori effettivamente implementati

(16) e il numero dei blocchi di folding (4).

Il processo di interpolazione dei segnali puo essere svolto lavorando in

tensione (tramite un partitore resistivo) o in corrente (tramite una rete di

transistori). L’interpolazione resistiva (voltage-mode) ha lo svantaggio di

richiedere piccole resistenze per velocizzare le operazioni ma ha il vantaggio,

rispetto a quella in corrente [50, 51] (current-mode), di richiedere un minor

numero di componenti (n resistenze contro 2n transistori). D’altro canto, per

127

segnali in ingresso a bassa frequenza, l’interpolazione in corrente e piu veloce

ma, al crescere della frequenza, si instaurano fenomeni di non-linearita legati

all’insorgere di offsets degli zeri dei segnali di folding.

Consideriamo il circuito di interpolazione resistiva del tipo voltage-mode

indicato in Figura 5.10. Esso interpola i segnali Q ed I ed i loro complementa-

ri provenienti dai blocchi di folding descritti in precedenza. Notiamo innanzi-

tutto che tale circuito riduce il numero di comparatori da 64 (corrispondenti

a quelli necessari in architettura FLASH alla medesima risoluzione) a 16 il

che, riducendo N , nell’equazione dei tempi di propagazione descritta prece-

dentemente migliora le prestazioni del convertitore. Questi 16 comparatori,

insieme al segnale relativo al puntatore di ciclo, genereranno i segnali associa-

ti al gray-code dei 4 LSBs, indicando il livello del corrispondente quadrante

di appartenenza.

Figura 5.10: Circuito di interpolazione resistiva.

Il circuito di interpolazione resistiva ad anello migliora le caratteristiche

di linearita differenziale (DNL) ed integrale (INL) del convertitore. Cia-

128

scun nodo dell’anello di interpolazione e connesso agli ingressi dei successivi

comparatori tramite i gates degli NMOS costituenti le coppie differenziali

d’ingresso, la cui capacita Cgs puo degradare l’accuratezza dell’interpolazio-

ne. Tuttavia la caratteristica struttura ad anello ed il trattamento dei segnali

in maniera differenziale cancella l’insorgere di effetti indesiderati, soprattutto

quelli di modo comune associati anche al processo, contenendo la THD6 nel

processo di conversione.

Osserviamo che i segnali provenienti dai blocchi di folding non sono ne

sinusoidali ne triangolari. Infatti i segnali triangolari vengono stondati a

causa della costante di tempo del circuito RC relativo alle capacita parassite,

alle capacita di drain dei MOSFET e alle resistenze di interpolazione.

Si dimostra che nelle reti resistive di questo tipo, nel caso di segnali

sinusoidali, le resistenze debbano essere diverse e seguire precisi rapporti in

relazione alla posizione occupata nell’anello. Invece per segnali triangolari o

a dente di sega le resistenze devono avere il medesimo valore.

La banda passante realizzata nel processo di folding (BWfold) costituisce

il fattore limitante in relazione alla massima frequenza del segnale in ingresso

[52]. Infatti i folders agiscono come moltiplicatori di frequenza in funzione

dell’ampiezza del segnale in ingresso. Per un segnale sinusoidale di frequenza

massima fin,max si ha:

fin,max =2BWfold

πFf

(5.7)

in cui Ff rappresenta il fattore di folding, individuabile anche come il numero

degli zeri in uno dei segnali di folding in ingresso al blocco di interpolazione.

Osserviamo infine che piccoli swing nei segnali Q ed I e grandi resi-

stenze nell’anello di interpolazione migliorano l’accuratezza del processo di

interpolazione a livello DC, ma richiedono grossi guadagni all’interno dei

comparatori. Inoltre grandi resistenze degradano le prestazioni a livello AC.

6Acronimo inglese di Total Harmonic Distorsion.

129

L’accuratezza del processo di interpolazione degrada, nel dispositivo fisico,

anche con l’aumento della temperatura (Johnson noise nelle resistenze).

5.11 I comparatori-latches

La funzione svolta dai comparatori in un convertitore e cruciale e spesso

rappresentano i circuiti che limitano le prestazioni dell’ADC a causa della

loro ridotta velocita di comparazione e del consumo.

Talvolta le prestazioni risultano limitate a causa di disallineamenti as-

sociati al processo di produzione. La sezione di processamento del segnale

analogico, a monte dei comparatori, e bufferizzata e quindi i comparatori-

latches sono pilotati da bassa impedenza. Data la loro alta impedenza di

ingresso e quindi possibile considerarli come blocchi separati, il cui progetto

interferisce marginalmente con la circuiteria analogica.

Essi hanno la funzione di stabilire in un determinato intervallo temporale,

relazionato alla frequenza di campionamento, il livello logico del segnale senza

ambiguita. Se il latch non riesce a stabilire il livello logico nel tempo dovuto,

l’encoder a valle fornira un codice di output imprevedibile, spesso manifestato

in glitches.7

Il tempo in cui il latch stabilisce il livello dipende dall’ampiezza del segnale

in ingresso; piu piccola e l’ampiezza, maggiore sara l’intervallo temporale

associato al processo decisionale.

I comparatori impiegati nelle simulazioni (Figura 5.11) consistono in una

coppia differenziale di ingresso, un latch contenente un flip-flop rigenerativo

ad NMOS e un latch S-R [53, 54]. Essi sono stati disegnati per raggiun-

gere velocita di campionamento fino a 1 GS/s, data la moltiplicazione di

frequenza che occorre nei blocchi di folding e la conseguente necessita di

campionare velocemente. Cio non vieta comunque di impiegarli a frequenze

di campionamento inferiori.

7I glitches (sussulti) si manifestano come variazioni repentine nei livelli digitali di

output.

130

Figura 5.11: Comparatori-latches.

131

Il latch contenente il flip-flop rigenerativo CMOS e composto da transi-

stori MOS a canale-n (N7, N10), da una coppia di gates di trasferimento a

canale-n (N5, N6), un transistore, sempre NMOS, per il resetting (N4) e da

due transistori a canale-p per il flip-flop (P6, P9) oltre ad un’altra coppia di

transistori di pre-carica PMOS (P2, P8)). clka e clkb rappresentano i segnali

di clock non sovrapposti.

L’operazione dinamica svolta dal comparatore consiste in due fasi: la fase

temporale di azzeramento e la fase temporale di rigenerazione.

Quando clkb e alto il comparatore e nella fase di reset e i due stati logici

precedenti vengono forzati allo stesso valore. Nell’istante in cui la coppia

differenziale in ingresso opera la propria decisione (clkb e basso) sui nodi a e

b (in corrispondenza dei drain di N7 e N10) si instaura una differenza di po-

tenziale proporzionale all’ingresso differenziale. Intanto clka va alto e azzera

i due transitori di pre-carica che caricano i nodi c e d (in corrispondenza dei

drain di N5 e N6) alla tensione positiva di alimentazione.

La rigenerazione e inizializzata all’apertura dello switch N4 ed avviene

in due passi. Il primo occorre nel tempuscolo in cui clkb va basso e clka

va alto, mentre il secondo avviene quando clka e gia alto e N5 e N6 sono

chiusi. Si rigenerano quindi le differenze di potenziale fra i nodi a− b e c−d.

La differenza di potenziale fra i nodi c e d e cosı amplificata ad uno swing

in tensione approssimativamente uguale alla tensione di alimentazione (+2.5

V ).

Il latch S-R a valle, alla fine della fase di rigenerazione, viene pilotato

in uscita su livelli logici complementari mentre rimane nel precedente stato

durante la fase di reset.

Nell’intento di progettare un comparatore veloce, accurato e non dispen-

dioso ho impostato la minima lunghezza di canale per tutti i transistori che

lo compongono. Senza scendere nei dettagli della scelta della larghezza di ca-

nale dei singoli transistori, questa e guidata dall’ottimizzazione delle costanti

di tempo nelle varie sezioni del circuito in modo da minimizzare l’intervallo

di tempo relativo alla transizione fra i due stati logici nel rispetto dei loro

132

livelli.

5.12 La sezione digitale. L’encoder e il blocco

elementare EXOR

Come mostrato nelle Figure 5.5 e 5.6, che rappresentano la sezione digitale

del convertitore, il blocco elementare EXOR costituisce il cuore dell’albero

decisionale che porta alla formazione dei bits. Nelle equazioni booleane e

rappresentato dal simbolo ”⊕”. La struttura a cui siamo pervenuti rappre-

senta il miglior compromesso nel raggiungimento del minor ritardo temporale

teorico nella generazione degli MSBs ed LSBs.

Figura 5.12: Il blocco elementare EXOR.

Essa e costituita sostanzialmente da una topologia a celle di Gilbert in

cascata. La cella moltiplicatrice di Gilbert, realizzata in tecnologia CMOS ed

impiegata per assolvere alla funzione logica, unisce semplicita e bassi consu-

mi. Il suo funzionamento sfrutta infatti le caratteristiche di debole inversione

dei transistori, che ha come conseguenza basse correnti di polarizzazione e

quindi bassi consumi.

Da una prima simulazione coinvolgente una struttura ramificata a celle

di Gilbert semplici ho potuto constatare l’insorgere di problematiche lega-

133

te a differenze temporali nella propagazione dei segnali fra gli ingressi e le

uscite. Questi effetti di ritardo temporale sono deleteri nella generazione

dei LSBs e limitano le prestazioni AC del convertitore, soprattutto alle alte

frequenze. Per risolvere queste problematiche ho implementato strutture dif-

ferenziali simmetriche in modo da rendere confrontabili i ritardi accumulati

dagli ingressi alle uscite (Figura 5.12). I benefici si notano anche a livello

di simulazione circuitale dello schematico, relativamente alla riduzione dei

ritardi, ma soprattutto si noteranno nella successiva fase di redazione del

layout e di simulazione post-layout, nel processo di convergenza dei ritardi

associati ai percorsi fisici seguiti dai segnali.

5.13 La sezione digitale. Il blocco elementare

AND

Gli AND differenziali (Figura 5.13) vengono introdotti a livello teorico nelle

soluzioni delle equazioni booleane che hanno portato alla definizione dell’en-

coder per la determinazione degli stati di overflow/underflow del segnale

analogico in ingresso. Infatti in caso di overflow o underflow di tale segna-

le, l’uscita digitale del convertitore deve essere impostata rispettivamente al

massimo o minimo valore. Questo avviene grazie all’operazione logica AND

(rappresentata dal simbolo ”·” nelle equazioni booleane) fra il segnale di

outrng e i vari bits rappresentati in gray-code.

Gli AND nell’architettura implementata sono a due e tre ingressi. Gli

AND a tre ingressi sono parte integrante del circuito di correzione dei bits

piu significativi ed anche essi sono strutture differenziali che intervengono nel

processo decisionale che porta a stabilire gli stati di overflow/underflow. Gli

AND a tre ingressi sono inoltre utilizzati nell’allineamento fra gli MSBs e gli

LSBs, sfruttando i segnali qf , if ed ii generati dai blocchi di folding. La loro

struttura particolarmente snella li rende molto efficienti nell’assolvimento

della funzione logica a cui sono dedicati.

134

Figura 5.13: Il blocco elementare AND.

5.14 Risultati delle simulazioni

L’architettura folding and interpolating implementata e simulata e composta

da circa 925 transistori, 650 resistori e 120 capacitori. Essa consuma una

potenza variabile in funzione della frequenza di campionamento, ricavabile

dalle simulazioni e sulla base di espressioni analitiche [55], stimabile da 60÷70

mW @200 MS/s a ∼ 260 mW @1 GS/s. Le espressioni analitiche utilizzate

a complemento delle simulazioni si basano su modelli per la valutazione dei

consumi di tipo ibrido fra bottom-up e top-down8.

Dalle simulazioni si riscontrano 5 bits effettivi da una frequenza di cam-

pionamento di poco piu della frequenza di Nyquist a circa 1 GS/s e una

larghezza di banda di risoluzione effettiva9 di circa 25 MHz.

8Nei modelli bottom-up si seleziona una topologia per l’architettura del convertitore,

dalla quale viene derivata l’espressione per il consumo, mentre nei modelli top-down non

viene selezionata la topologia, rendendoli quindi piu adatti a scelte progettuali (e quindi

a stime) ad alto livello.9La larghezza di banda di risoluzione effettiva a n-bits e una figura di merito definita

come la frequenza del segnale analogico in ingresso alla quale il numero di bits effettivi e

135

La Figura 5.14 mostra le uscite differenziali dei circuiti di folding in fun-

zione di un ingresso in tensione a rampa lineare da -750 mV a +750 mV . La

loro forma caratteristica e relazionata a quella dei bits di output. Esse sono

caratterizzate da un fattore di folding massimo pari a quattro.

Figura 5.14: I vari segnali di folding, per una rampa di tensione in ingresso

da -750 mV a +750 mV , a monte dell’anello di interpolazione resistiva.

In Figura 5.15 vengono riportate invece le uscite digitali del convertitore

alla frequenza di campionamento di 1 GS/s per un segnale sinusoidale in

ingresso a 25 MHz ad ampiezza massima, dove bit g5...bit g0 rappresentano

i bits, dal piu significativo al meno significativo. Come si nota il bit meno si-

gnificativo non e generato correttamente, probabilmente perche i MOSFETs

nei comparatori-latches, a quelle frequenze di campionamento, non riesco-

no piu a commutare velocemente il loro stato seguendo i segnali di clock.

Inoltre il segnale relativo al bit meno significativo attraversa un numero di

stadi di trattamento del segnale superiore rispetto ai segnali relativi agli al-

tri bits. Questo introduce sicuramente dei ritardi, che si manifestano nella

pari a n−0.5, dove n rappresenta il numero dei bits del convertitore. Fino a tale frequenza

e ragionevole considerare il convertitore dotato di una risoluzione di n bits.

136

forma d’onda osservata. Il problema probabilmente puo essere identificato

e risolto introducendo a livello circuitale dei buffers ritardatori in modo da

equalizzare i ritardi dei segnali negli stadi digitali attraversati dal segnale

corrispondente al bit meno significativo. L’individuazione e la risoluzione del

problema e tuttora in corso.

Figura 5.15: Risultati delle simulazioni del folding/interpolating ADC : bits

G5, G4, G3, G2, G1, G0 @ 1 GS/s per un segnale sinusoidale in ingresso

alla frequenza di 25 MHz ed ampiezza 1.5 Vp−p.

Nonostante gli accorgimenti e le tecniche discusse per migliorare l’accu-

ratezza effettiva del convertitore esso presenta le limitazioni sopra citate che

si fanno piu evidenti all’aumentare della frequenza del segnale in ingresso.

D’altra parte, malgrado tali accorgimenti, i blocchi sono composti semplice-

mente da coppie differenziali e source-followers. Infatti e da sottolineare che

questa parte del lavoro e piu mirata alla comprensione delle problematiche

architetturali che ad una ottimizzazione a livello di transistore delle singole

strutture. L’ottimizzazione a livello di transistore si effettua generalmente al

137

momento della realizzazione del layout, in cui divengono fondamentali anche

le scelte topologiche e geometriche oltre a quelle circuitali.

Probabilmente i principali limiti di questi risultati derivano dall’anello

di interpolazione che, con le proprie resistenze e le capacita Cgd e Cgs dei

MOSFET delle coppie differenziali d’ingresso dei comparatori, limitano le

prestazioni in AC del convertitore introducendo ritardi differenziali legati

alle costanti di tempo.

Altre cause importanti, che giocano un ruolo fondamentale nella limitazio-

ne delle prestazioni dell’ADC, possono derivare dai processi di moltiplicazione

di frequenza e limitazione di banda (secondo l’equazione 5.7) all’interno dei

blocchi di folding e dai ritardi temporali ancora da compensare. Questi pos-

sono essere ridotti introducendo sui percorsi fisici dei segnali dei buffers, il cui

comportamento (soprattutto il ritardo introdotto) dev’essere perfettamente

conosciuto a priori. La tabella 5.1 riassume le principali caratteristiche del

convertitore.

Caratteristica Valore

Risoluzione 6 bits

Max freq. camp. 1 GS/s

Bits effettivi 5 @ fs−max

Tensione d’ingresso 1.5 Vp−p

Capacita d’ingresso 5 pF

Potenza consumata ∼ 260 mW @ fs−max

Alimentazioni +3.3 Va, +2.5 Vd

N MOS 925

N resistori 661

N capacitori 120

Tabella 5.1: Caratteristiche riepilogative dell’ADC.

138

5.15 Riepilogo

Nella seconda parte di questo lavoro di tesi ho affrontato e valutato alcune

delle problematiche inerenti l’integrazione di un convertitore A/D in architet-

tura folding and interpolating per il processamento del segnale video generato

da camere CCD in applicazioni in cui la velocita di conversione rappresenta

un parametro critico.

Questa architettura scalabile consente una riduzione sostanziale della

complessita di un convertitore (circa 1/4 dei componenti rispetto a un conver-

titore FLASH di pari risoluzione) ed e alla base di architetture maggiormente

complesse, ad elevata risoluzione.

I risultati ottenuti non sono assolutamente da considerarsi esaustivi e

definitivi ma un primo passo verso l’integrazione della catena di trattamento

del segnale analogico descritta ampiamente nella prima parte del lavoro di

tesi. Tale processo di integrazione consente il raggiungimento di obbiettivi

quali la compattezza e il basso consumo di potenza, requisiti indispensabili

nei settori dell’imaging scientifico digitale moderno.

139

Conclusioni

Le camere CCD per il canale visibile ed EUV del coronografo UVCI della

missione SCORE sono attualmente in fase di perfezionamento, prima della

successiva fase di test e debug a livello di sistema prevista per la primavera

2006.

L’identificazione dei requisiti necessari ad una missione spaziale sub orbi-

tale ha messo in luce le principali caratteristiche relative all’implementazione

di camere CCD scientifiche compatte, quali la massa ridotta, il basso consu-

mo, l’efficienza nella dissipazione del calore, ma soprattutto un’elettronica di

trattamento del segnale video a basso rumore. Queste caratteristiche, abba-

stanza comuni nella progettazione di camere scientifiche rivolte allo spazio,

trovano riscontro anche in particolari applicazioni a terra, ove i requisiti di

compattezza, basso consumo, linearita ed uniformita nella risposta, ampia di-

namica, buona efficienza quantica e alto rapporto S/N sono di fondamentale

importanza.

Lo studio e l’implementazione di una configurazione circuitale per il trat-

tamento del segnale video, adatta a contenere il rumore di lettura del sensore

della camera del canale visibile di UVCI, ha permesso di raggiungere gia nella

prima fase di test un buon rapporto S/N . Questo si deduce dall’ampio inter-

vallo dinamico misurato sulle immagini digitali di rumore (pari ad almeno 14

bits) al termine della catena di trattamento e conversione A/D del segnale

video, relativo alla scheda CDS/ADC da me sviluppata durante il lavoro di

tesi.

Nella successiva fase di test a livello di sistema, in cui verra assembla-

140

ta l’intera camera e saranno connesse fra loro le varie schede elettroniche,

si cerchera di ridurre ulteriormente il rumore provocato dall’elettronica di

lettura, puntando al target della massima dinamica teorica raggiungibile.

Questa sara ovviamente funzione della frequenza di lettura del sensore CCD,

probabilmente prossima a 300 kHz, ma ancora in fase di definizione.

La riduzione del rumore totale, generato anche dalle altre schede, e il

test globale della camera a livello di sistema, sara effettuata seguendo la

procedura consolidata messa a punto per il prototipo di laboratorio, come

descritto ampiamente nel presente lavoro.

Allo scopo di contenere il rumore, di velocizzare il processo di lettura del

sensore e di soddisfare i requisiti di compattezza sopra elencati ho analizzato

la complessita e le problematiche relative all’integrazione dell’elettronica di

campionamento e di conversione A/D. Per quanto concerne l’elettronica ana-

logica di trattamento del segnale video ho analizzato due schemi circuitali

adatti a svolgere la funzione di doppio campionamento correlato, il primo

basato sulla tecnica di clamp e sample e adottato per le camere di SCORE,

l’altro sulla tecnica di sample and hold con circuito dual slope integrator. No-

nostante le modeste differenze circuitali i due schemi svolgono la medesima

funzione e sono quindi analogamente complessi. Entrambi, a seconda del-

l’applicazione a cui sono rivolti, possono essere implementati in un circuito

integrato, prevalentemente a carattere analogico. Il medesimo confronto non

regge, invece, se al circuito di campionamento compariamo il convertitore

analogico-digitale.

Nonostante la limitata risoluzione presa in considerazione per l’ADC in

esame (6 bits), gli stadi analogici di pre-processing del segnale in ingresso e

la successiva sezione digitale di encoding del gray-code lo rendono maggior-

mente complesso. La complessita nello sviluppo e legata anche alla necessita

di affrontare le problematiche riconducibili ad un circuito integrato di tipo

mixed-signal, anziche semplicemente analogico.

Per avere una panoramica piu ampia riguardo alle problematiche relative

all’integrazione di un circuito a segnale misto ho scelto e simulato in ambiente

141

CADENCE un’architettura efficiente, flessibile e scalabile del tipo folding

and interpolating. La caratteristica di scalabilita dell’architettura consente

infatti, una volta compreso il principio di funzionamento ed evidenziate le

difficolta relative al processo di integrazione, di estendere facilmente i risultati

ottenuti a convertitori a risoluzioni superiori nella medesima architettura o

di impiegare architetture miste, in cui la folding and interpolating risulti utile

da sfruttare.

I primi convertitori A/D ad alta frequenza di campionamento (> 500

MS/s) in questa architettura sono stati ideati e progettati in tecnologia

bipolare a transistori ibribi (HBT ). Nonostante la bassa risoluzione di questi

convertitori, l’alta frequenza di campionamento e sinonimo di consumi elevati

(dell’ordine di qualche watt), come ho avuto modo di verificare lavorando

inizialmente in tecnologia BiCMOS e simulando i vari blocchi circuitali.

Per limitare i consumi e raggiungere comunque alte frequenze di conver-

sione ho ritenuto fondamentale effettuare le simulazioni basandomi su una

tecnologia a 0.25 µm a transistori MOS complementari, implementando negli

schemi tutti gli accorgimenti utili al contenimento del rumore e degli inevi-

tabili ritardi associati ai diversi schemi circuitali percorsi dai segnali. Lo

schema adottato, infatti, massimizza l’efficienza nell’uso dei comparatori, ri-

ducendo il loro numero ad 1/4 del necessario per una architettura FLASH

di pari risoluzione.

Le simulazioni effettuate su questa architettura indicano, al momento,

una risoluzione effettiva di 5 bits per un segnale sinusoidale in ingresso a 25

MHz e una frequenza massima di campionamento di 1 GS/s. In tali condi-

zioni, le simulazioni e le stime numeriche effettuate con modelli ibridi bottom-

up e top-down portano a valori di potenza consumata dell’ordine dei 260

mW , nettamente inferiore alla potenza consumata da analoghi convertitori

realizzati in tecnologia ibrida. Inoltre, l’ampio swing (1.5 Vp−p) e la massima

frequenza del segnale in ingresso al convertitore consentono di campionare e

convertire il segnale video ad alti pixel-rates ed elevata dinamica.

In conclusione, lo studio dell’elettronica analogica e digitale di tratta-

142

mento del segnale video dall’uscita del sensore CCD ai bits del convertitore,

fornisce una panoramica e alcuni dati di input utili ad affrontare lo sviluppo

successivo di un ASIC complesso dedicato al trattamento del segnale video

di una camera CCD scientifica. Le successive simulazioni circuitali saranno

rivolte all’ottimizzazione del circuito fin qui sviluppato, nonche alla determi-

nazione di altri parametri di qualita come la distorsione armonica totale e il

numero di bits effettivi in funzione della frequenza del segnale d’ingresso.

Gli sviluppi futuri, rivolti all’integrazione, consisteranno innanzitutto nel-

l’incremento della risoluzione del convertitore, nella redazione dei layouts dei

circuiti analogici e digitali e nelle simulazioni post-layout a livello di sistema,

sia del circuito di campionamento che di conversione, prima di procedere alla

realizzazione di un prototipo di fonderia.

143

Ringraziamenti

Desidero esprimere la mia profonda gratitudine alle seguenti persone,

che mi hanno seguito ed aiutato durante lo svolgimento del Dottorato di

Ricerca:

• ai miei Tutori Alessandro Cidronali ed Emanuele Pace e al responsabile

per Firenze della missione SCORE Marco Romoli;

• al coordinatore del XVIII Ciclo del Dottorato in Dispositivi e Circuiti

Elettronici Prof. Gianfranco Manes, al Direttore del Dipartimento di

Elettronica e Telecomunicazioni Prof. Guido Biffi Gentili e al Direttore

del Dipartimento di Astronomia e Scienza dello Spazio Prof. Massimo

Landini, che mi hanno permesso di svolgere il lavoro di tesi all’interno

delle rispettive strutture;

• ai miei piu stretti collaboratori Alessandro Gherardi e Luca Gori per

la loro amicizia e per il loro supporto nei momenti di difficolta;

• a Roberto Ciaranfi, Omar Morandi e al Prof. Giovanni Frosali per i

loro preziosi consigli;

• a Iacopo Magrini e Matteo Camprini per la loro disponibilita a confronti

e discussioni costruttive;

• ai ragazzi e ai tecnici dell’XUVLab e del MICLab, con i quali ho tra-

scorso piacevoli ore di studio e divertimento.

Desidero infine dedicare questo lavoro a mia moglie Lucia e alla mia

famiglia, senza il cui supporto non sarebbe potuto giungere a conclusione.

144

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