Effetti delle radiazioni nella logica di configurazione di...

1INAF/IASF, 7 Aprile, 2005, Legnaro

Effetti delle radiazioni nella logica di configurazione di dispositivi Xilinx Virtex: risultati sperimentali

INAFIstituto di Astrofisica Spaziale e Fisica CosmicaMilano

M. Alderighi, F.Casini, S. D’Angelo, M. Mancini, S. Pastore, G. Sechi,

A. Paccagnella, A. Candelori

[email protected]


INAF Cosyspace Grouphttp://cosy.mi.iasf.cnr.it

Aree di interesseArchitetture di sistemi di calcoloSistemi tolleranti i guastiSistemi riconfigurabiliSviluppo di sistemi basati su FPGA (target technology)

AttivitàRicerca

Applicazioni spazialiTeoria della computazione

FormazioneSviluppo e trasferimento tecnologico


SRAM-FPGA

Alta densità di integrazione sviluppo di design complessiRidotti costi di sviluppoRiconfigurazione illimitataXilinx <dispositivi rad-hard>

Flessibilità Alte Prestazioni Affidabilità

Suscettibilità ai SEU in quanto basati su SRAM


SRAM-FPGA




FLESSIBILITÀIn-system programming

•Modificare funzionalità•aggiornamento algoritmi• …


SRAM-FPGA




ALTE PRESTAZIONIALTE PRESTAZIONIsistemi di computazione

adattivi

• Architettura “ottimale”per la funzione richiesta


SRAM-FPGA



Suscettibilità ai SEU in quanto basati su SRAM• scrubbing• isolare il blocco guasto

ri-aggiornando il sistemada terra

• immunità ai latch-up,per alti livelli di TID

AFFIDABILITÀ


Riconfigurazione

Tolleranza deiguasti/SEU

Flessibilità Adattività

??? in ??? in presenzapresenza didiradiazioniradiazioni??????

SRAM-FPGA


Strumenti di indagine

Strumenti di indagine sviluppatiRadiation TestFault Injection F.I. mediante emulazione dei guasti

Progetti attiviContratto ESA N. 18559/04/NL/LvH/gm (attivo) Upgrade del sistema di F.I. attuale e definizione di nuove tecniche di mitigazione per l’Unità di ConfigurazioneContratto ASI (concluso) valutazione di tecniche di mitigazione per la logica configurabile: TOSHIRO(TMR modificata) & TMR classica


OutlineOggetto del case study

Unità di configurazione per dispositivi Xilinx VirtexMetodo di indagine dei guasti di tipo SEU

ObbiettiviStudio e definizioni dei modelli Setup sperimentale

Rad test con ioni pesantiProcedure di misureDati sperimentaliAnalisi

Strumenti di pre analisiFault injection


Struttura VIRTEXUnità di configurazione per dispositivi VirtexStruttura SRAM basedLogica configurabile

Celle logiche LUT & FlipFlopInterconnessioniBlocchi RAMI/O configurabili

Risorse I/ORisorse I/O

Risorse logiche CLBRisorse logiche CLB

Risorse di interconnessioneRisorse di interconnessione

Logica configurabile

Uni

tàdi

Con

figur

azio

ne

FSM

Logica configurabile

Struttura VIRTEX

n

1Registri

RegistriSRAM SRAM basedbased


Struttura VIRTEXStruttura interna dei vari livelliXilinx QPRO Virtex 3000,22 µm 5-layer epitaxial process300k System Gates

(GSFC Report Q20195DPA, 2002)


ObbiettivoDefinizione di un modello strutturale comportamentale per l’Unità di configurazione

Definizione di modelli di guastoClassificazione

Osservazione e Analisi degli effetti dei SEU nell’Unità di configurazione

Procedure di misuraMisura della probabilità di upset (sezione d’urto σ)

Definizione di tecniche di mitigazione (a lungo termine) ad hoc


MASK

CTL

Crc

Calculus

CRC RegCMD

COR

Minor

Counter

FDR

IFA

R

FLR

COUNTER

ENABLE

MINOR

VIRTEXUnità di configurazione

MEMORIA DI CONFIGURAZIONE

FDR

SH

IFT

REG

ISTE

RD7-

----

--D

0

REG

_IN

FLR

WORD FRAME

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

COLONNA

Decoder Control Unit

PORTA SELECT-MAP

BUSY DONE INIT

FDRI

COUNTER

WORD FDRI

WORD FLR

WORD FAR

t.c. FDRI

t.c. FLR

Major

Counter

MAJOR

T.C

UNITÀ di configurazione

Modello originaleModello strutturaleSchema a blocchi NEWDefinizione della strutturadei registriLa macchina a stati èrappresentata dallaControll Unit

Fault InjectionLa pre-analisi ha permessola definizione della strutturadell’Unità di configurazione

CMD: Command reg.FLR: Frame length reg.FAR: Frame add. reg.FDRI: # data frame input reg.FDRO: # data frame output reg.CTL: Control reg.COR: Config. option reg.MASK: CTL bit mask reg.

REGISTERS


MASK

CTL

Crc

Calculus

CRC RegCMD

COR

Minor

Counter

FDR

IFA

R

FLR

COUNTER

ENABLE

MINOR



FDR

SH

IFT

REG

ISTE

RD7-

----

--D

0

REG

_IN

FLR

WORD FRAME

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

COLONNA


PORTA SELECT-MAP

BUSY DONE INIT

FDRI

COUNTER

WORD FDRI

WORD FLR

WORD FAR

t.c. FDRI

t.c. FLR

Major

Counter

MAJOR

T.C




Formato Bitstreamdi configurazione


comandi di configurazione

DATI diconfigurazione

Start-up

REGISTERS


MASK

CTL

Crc

Calculus

CRC RegCMD

COR

Minor

Counter

FDR

IFA

R

FLR

COUNTER

ENABLE

MINOR



FDR

SH

IFT

REG

ISTE

RD7-

----

--D

0

REG

_IN

FLR

WORD FRAME

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

COLONNA


PORTA SELECT-MAP

BUSY DONE INIT

FDRI

COUNTER

WORD FDRI

WORD FLR

WORD FAR

t.c. FDRI

t.c. FLR

Major

Counter

MAJOR

T.C






RD/WR DEST. REG. WORD COUNT

32-BIT DATUM

REGISTERS


MASK

CTL

Crc

Calculus

CRC RegCMD

COR

Minor

Counter

FDR

IFA

R

FLR

COUNTER

ENABLE

MINOR



FDR

SH

IFT

REG

ISTE

RD7-

----

--D

0

REG

_IN

FLR

WORD FRAME

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

1 0 1 1010001010001

1 0 0 1110001110101

0 0 1 0110101010101

0 0 1 0111111011101

0 1 0 0001110001101

COLONNA


PORTA SELECT-MAP

BUSY DONE INIT

FDRI

COUNTER

WORD FDRI

WORD FLR

WORD FAR

t.c. FDRI

t.c. FLR

Major

Counter

MAJOR

T.C





CMD: Command reg.FLR: Frame length reg.FAR: Frame add. reg.FDRI: # data frame input reg.FDRO: # data frame output reg.CTL: Control reg.COR: Config. option reg.MASK: CTL bit mask reg.comandi

di configurazione

RD/WR DEST. REG. WORD COUNT

32-BIT DATUM

DATI diconfigurazione

Start-up

REGISTERS


SEE Single Event Effect

Errori non distruttiviSEU (Single Event Upset)

Memoria di configurazione Bit-flipRegistri della Unità di configurazione Bit-flip

SET (Single Event Transient)Unità di configurazioneTransizione erronea della macchina a stati dell’Unità diconfigurazione

Errori distruttiviSEL (Single Event Latch-Up)

Single Event Transients


SETUP TEST

XQVR300

EPROM 0

EPROM 1

CTRL BOARD

DUT BOARD

XC2S100USB Cypress

Board controlSpartan 2 100 -XC2S100-Microcontrollore USB CypressUSB 1.0 velocità 1.5 Mbit/sAlim Vin_3,3V_2,5 V 100 IO sul connettoreInterfaccia Eprom

Board DUTVirtex 300 radhard –XQVR300-2 eprom 8MbitSensore di temperatura Rimozione metallica


SETUP TEST

XQVR300

EPROM 0

EPROM 1

CTRL BOARD

DUT BOARD

XC2S100USB Cypress

Board controlSpartan 2 100 -XC2S100-Microcontrollore USB CypressUSB 1.0 velocità 1.5 Mbit/sAlim Vin_3,3V_2,5 V 100 IO sul connettoreInterfaccia Eprom

Board DUTVirtex 300 radhard –XQVR300-2 eprom 8MbitSensore di temperatura Rimozione metallica

www.sanitasEG.it

SP

AR

TA

XC

2S100

CY

PR

ES

SC

ILLA

TOR

E

CO

NN

ETTO

RE

U

SB

SP

AR

TA

XC

2S100

CY

PR

ES

SC

ILLA

TOR

E

CO

NN

ETTO

RE

U

SB

Virtex XQVR300

EPROM


Procedure di misuraImpostazione (flusso) stima del tasso di guasto

Confronto dei dati di readbackAnalisi dei segnali

Freqrec (riconfigurazione frequente)Configurazione continua del DUTMonitoraggio dei segnali (INIT DONE BUSY)Verifica funzionale del design implementatoRilettura dei registri dell’Unità di configurazione

Rreg (rilettura registri)Confronto del contenuto di tutti i registri dell’Unità di configurazione con valori di riferimentoMonitoraggio dei segnali

Ed inoltre

Classificazione/catalogazione errori durante la misura


Monitoraggio dei segnali

PROGRAMPROGRAM

INITINIT

BUSYBUSY

DONEDONE

EPROMEPROMoror

FLASHFLASH

D[0:7]D[0:7]

OEOE

CECE

A[0:19]A[0:19]

VVPU VVPU

VVPU

Control Signal

CONTROLLERCONTROLLER

DONEDONE

BUSYBUSY

A[0:19]A[0:19]

CSCS

PROGRAMPROGRAM

CCLKCCLK

INITINIT WRITEWRITE

D[0:7]D[0:7]DONEDONEINITINIT

BUSYBUSY

CSCS

WRITEWRITE

PROGRAMPROGRAM

CCLKCCLK

M2M2 M1M1 M0M0

VVCCO

VVCCINT

VIRTEX FPGAVIRTEX FPGA

OscOsc..

POWER-UP

PROGRAM basso inizia la fase di cancellazionedelle celle SRAM



PROGRAMPROGRAM

INITINIT

BUSYBUSY

DONEDONE

EPROMEPROMoror

FLASHFLASH

D[0:7]D[0:7]

OEOE

CECE

A[0:19]A[0:19]

VVPU VVPU

VVPU

Control Signal


DONEDONE

BUSYBUSY

A[0:19]A[0:19]

CSCS

PROGRAMPROGRAM

CCLKCCLK

INITINIT WRITEWRITE


BUSYBUSY

CSCS

WRITEWRITE

PROGRAMPROGRAM

CCLKCCLK

M2M2 M1M1 M0M0

VVCCO

VVCCINT


OscOsc..

Viene eseguito l’ultima cancellazione nelle celle SRAM INIT alto



Inizia la fase di caricamento dei dati

PROGRAMPROGRAM

INITINIT

BUSYBUSY

DONEDONE

EPROMEPROMoror

FLASHFLASH

D[0:7]D[0:7]

OEOE

CECE

A[0:19]A[0:19]

VVPU VVPU

VVPU

Control Signal


DONEDONE

BUSYBUSY

A[0:19]A[0:19]

CSCS

PROGRAMPROGRAM

CCLKCCLK

INITINIT WRITEWRITE


BUSYBUSY

CSCS

WRITEWRITE

PROGRAMPROGRAM

CCLKCCLK

M2M2 M1M1 M0M0

VVCCO

VVCCINT


OscOsc..



Check CRC INIT = 0 CRC error

PROGRAMPROGRAM

INITINIT

BUSYBUSY

DONEDONE

EPROMEPROMoror

FLASHFLASH

D[0:7]D[0:7]

OEOE

CECE

A[0:19]A[0:19]

VVPU VVPU

VVPU

Control Signal


DONEDONE

BUSYBUSY

A[0:19]A[0:19]

CSCS

PROGRAMPROGRAM

CCLKCCLK

INITINIT WRITEWRITE


BUSYBUSY

CSCS

WRITEWRITE

PROGRAMPROGRAM

CCLKCCLK

M2M2 M1M1 M0M0

VVCCO

VVCCINT


OscOsc..



START-UP

I/O attivi

PROGRAMPROGRAM

INITINIT

BUSYBUSY

DONEDONE

EPROMEPROMoror

FLASHFLASH

D[0:7]D[0:7]

OEOE

CECE

A[0:19]A[0:19]

VVPU VVPU

VVPU

Control Signal


DONEDONE

BUSYBUSY

A[0:19]A[0:19]

CSCS

PROGRAMPROGRAM

CCLKCCLK

INITINIT WRITEWRITE


BUSYBUSY

CSCS

WRITEWRITE

PROGRAMPROGRAM

CCLKCCLK

M2M2 M1M1 M0M0

VVCCO

VVCCINT


OscOsc..



FPGA si configura se INIT, BUSY e DONE hannoi valori corretti nei tempi appropriati

PROGRAMPROGRAM

INITINIT

BUSYBUSY

DONEDONE

EPROMEPROMoror

FLASHFLASH

D[0:7]D[0:7]

OEOE

CECE

A[0:19]A[0:19]

VVPU VVPU

VVPU

Control Signal


DONEDONE

BUSYBUSY

A[0:19]A[0:19]

CSCS

PROGRAMPROGRAM

CCLKCCLK

INITINIT WRITEWRITE


BUSYBUSY

CSCS

WRITEWRITE

PROGRAMPROGRAM

CCLKCCLK

M2M2 M1M1 M0M0

VVCCO

VVCCINT


OscOsc..


Acceleratore XTandem-XTULegnaro

Caratteristiche della Linea SIRAD IoniTensione Max15MVFlussi da

bassi 102:103 (part/cm2*s) alti 108 (part/cm2*s)

Energia LETmultisorgente 1 metalli

107Ag16O58Ni28Si

multisorgente 2 alogeni79Br127I35Cl19F


INAF RadTest

29.4765275127I28.5958260107Ag33.4541.725079Br37.472922358Ni50.7412.617435Cl62.838.4916028Si57.834.898419F74.283.498416O

Range in Si (µm) LET in Si (MeV × cm2/mg)Energy (MeV)Ion

2 multi-sorgenti (alogeni, metalli)*

* Tensione tandem 14 -14.2 MV


Ioni: Energia

1. beam @ sunlnl.lnl.infn.it energia/ione, 2. simulazioni SRIM/TRIM Energia, LET,

range in Si dopo 5 livelli metal


Ioni: Flusso

uniformità (10%) su area 2×2 cm2

5·103 - 5·105 ions/cm2×s per LET < 10 MeV×cm2/mg 3·102 - 2·103 ions/cm2×s per LET > 10 MeV×cm2/mgprocedura impostazione flusso prima di ogni runirraggiamento in vuoto (<8·10-6 mbar )


DoseDose (rad (Si)) = LETint × Φ × 1.602 10-8

0.370.52

1.091.56

0.81.26

0.681.35

1.265.59

8.7258

14.57131

17.31285

1.712.43127I

2.473.53107Ag

0.641.0179Br

1.955.8758Ni

0.582.6035Cl

2.581728Si

20.3418319F

20.0533216O

Dose (krad (Si))Φ (106 #/cm2)Ion


A Legnaro…


FCup out

configurazioneDUT

Salva il valoredel timer

Salva codiceerrore

riletturadella memoria

di configurazione

Confrontovalori riletti con

bitstream campione

Occorrenzadi un bitflip

cont errori +1

Fine test?

IMPOSTAZIONE

FCup out

configurazioneDUT


Salva codiceerrore


di configurazione


bitstream campione


cont errori +1

START TEST

END TEST

Fine test?

YES

NO


FCup out

configurazioneDUT


Salva codiceerrore


di configurazione


bitstream campione


cont errori +1

Fine test?

IMPOSTAZIONE

FCup out

configurazioneDUT


Salva codiceerrore


di configurazione


bitstream campione


cont errori +1

START TEST

END TEST

Fine test?

YES

NO

Invio al PC tramite USB:• Valori timer • Codici di errore• TemperaturaViene limitato l’assorbimentodi corrente del DUT


IMPOSTAZIONE prestazioni

Frequenza 5 MHzCanale USB 1.5MbitControllo assorbimento di corrente

350mA fino a 1.2AControllo temperatura


IMPOSTAZIONE analisi dati

Codice di erroreOccorrenze dei guasti (N)Flusso integrato nel tempo (fluence,Φ)

Cross-section σσ = N/Φ

Weibull

( )

−

−−=s

0satww W

LETLETexp1DCSLETDCS


IMPOSTAZIONESEU Cross section per bit

Alderighi et al.,acc. NSREC 05Alderighi et al.,acc. IOLTS 05


FREQREC

START TEST

FCup out

ConfigurazioneDUT

DUT configOK?


Salva codiceerrore

Fine Test?

END TEST

NO

YES

YES

NO

Seleziona nuovofirmware

FCup out

ConfigurazioneDUT

DUT configOK?



Salva codiceerrore

Fine Test?

Lettura dei registridell’Unità

di Configurazione


di Configurazione


di Configurazione


di Configurazione

VerificafunzionaleVerifica

funzionale


FREQREC

START TEST

FCup out

ConfigurazioneDUT

DUT configOK?


Salva codiceerrore

Fine Test?

END TEST

NO

YES

YES

NO


FCup out

ConfigurazioneDUT

DUT configOK?



Salva codiceerrore

Fine Test?


di Configurazione


di Configurazione


di Configurazione


di Configurazione


funzionale

Osservazione dei segnalidi configurazione: valore logico e temporale


FREQREC

START TEST

FCup out

ConfigurazioneDUT

DUT configOK?


Salva codiceerrore

Fine Test?

END TEST

NO

YES

YES

NO


FCup out

ConfigurazioneDUT

DUT configOK?



Salva codiceerrore

Fine Test?


di Configurazione


di Configurazione


di Configurazione


di Configurazione


funzionale

Invio al PC tramite USB:• Valori Timer • Codici di errore• Temperatura• Valori output• Valore dei registriViene limitato l’assorbimentodi corrente del DUT


FREQRECPrestazioni

Frequenza di lavoro 5 MHzTempo di un ciclo ~36 msNumero di cicli in 1 ora ~100.000Controllo assorbimento di corrente

Costante: 350mAControllo temperatura


(c

FREQRECOccorrenze


FREQRECClassificazione

Conf Behavior

Conf Succeeded Conf Failed

Wrong control signals(init busy done)time and value

Right control signals(init busy done) time and value

But:1) All output pins not driven2) Abort results in BUSY error

Configuration & Abort Sequence Failure(Abort results in BUSY error

-> Registers readback fails)

Configuration Failure(Registers readback OK)

Blocking(Abort results in BUSY error

-> Registers readback fails)One case

PossiblySelect Map

disabled

Func errFew cases

Conf Behavior

Conf Succeeded Conf Failed

Wrong control signals(init busy done)time and value

Right control signals(init busy done) time and value

But:1) All output pins not driven2) Abort results in BUSY error

Configuration & Abort Sequence Failure(Abort results in BUSY error

-> Registers readback fails)

Configuration Failure(Registers readback OK)

Blocking(Abort results in BUSY error

-> Registers readback fails)One case

PossiblySelect Map

disabled

Func errFew cases


FREQREC analisi dati

Codice erroreOccorrenze (N)Fluence (Φ)

Cross-section σ = N/ΦWeibullEdmond (Esponenziale)

( )

−

−−=s

0satww W

LETLETexp1DCSLETDCS

( ) ( )LET/LexpDCSLETDCS 1/esatee =

C. Yui, et al., “Single event susceptibility testing of the Xilinx Virtex II FPGA”, MAPLD 2002

R. Koga et al., “Comparison of Xilinx Virtex-II FPGA SEE sensitivities of protons and heavy ions”, RADECS03


FreqrecDevice Cross section

Configuration & Abort Sequence Failure

Configuration Failure

Alderighi et al.,acc. NSREC 05Alderighi et al.,acc. IOLTS 05


RREG Flusso operazioniSTART TEST

FCup out

END TEST

NO

YES

Salvataggio deiValori dei registri

ConfigurazioneDUT

Salvataggio deldel timer

Lettura continuadei registri dell’Unità

di Configurazione

Lettura OK?

Salvataggiodel timer

Codice errore

OK?

YES

NO

FCup out


ConfigurazioneDUT


Lettura OK?


Codice errore

OK?


di Configurazione

Lettura OK?



FCup out

END TEST

NO

YES


ConfigurazioneDUT



di Configurazione

Lettura OK?


Codice errore

OK?

YES

NO

FCup out


ConfigurazioneDUT


Lettura OK?


Codice errore

OK?

Osservazione CONTINUAdei segnalidi configurazione: DONE INIT BUSY


di Configurazione

Lettura OK?



FCup out

END TEST

NO

YES


ConfigurazioneDUT



di Configurazione

Lettura OK?


Codice errore

OK?

YES

NO

FCup out


ConfigurazioneDUT


Lettura OK?


Codice errore

OK?


di Configurazione

Lettura OK?Osservazione dei segnalifase di Abort: BUSY



FCup out

END TEST

NO

YES


ConfigurazioneDUT



di Configurazione

Lettura OK?


Codice errore

OK?

YES

NO

FCup out


ConfigurazioneDUT


Lettura OK?


Codice errore

OK?


di Configurazione

Lettura OK?Invio al PC tramite USB:• Valori Timer• Codici di errore• Temperatura• Valori RegistriViene limitato l’assorbimentodi corrente del DUT


RREG Prestazioni

Frequenza di lavoro 5 MHzControllo assorbimento di corrente

350mA fino a 1.2AControllo temperatura


RREG Catalogazione

Codice erroreOccorrenze Timer

Alterazione del contenuto (bit flip)Disabilitazione della porta Select MapPOR SEFI


Iniezione di guasti

Con lo stesso set upCampagna di iniezione

VerificationVerification

ImplementationImplementation

HwHw descriptiondescription

Schematic

VHDL

State machine

Stimuli

Simulationtool

FPGA

Post layoutsimulation

Synthesis Bit-stream code

ConfigurationConfiguration&&

injectioninjection logiclogic


Modello di FI

Modello di guasto: SEU altera la memoria diconfigurazione e i registri bit-flip

Emulazione di guastoIniezione di guasti in qualunque parte accessibile del dispositivoUtilizza la struttura del dispositivo senza introdurreHW aggiuntivo


Firmware per la F.I.

MICRO

OSC

FIFO IN

8x256FIFO OUT

8x256

GESTORE

CLOCK

DIV 4

CONTROL UNIT

CONT EPROM TOT

CONT EPROM PAR

CONF UNIT

REG

_IN

CRC UNIT

CMD UNIT

F.I. UNITLEN

UNIT

REG

_OU

T

MUX

MU

X

T

T

BUS DATI

ADDR EPROM

SEGNALI DI

CONTROLLO

CLOCK VIRTEX

FPGA di controllo

PAD UNIT

8 BIT

8 BIT

CTL

BOARD

CLOCK CLOCK

DIV 2CLK

DATI F.I.

OE CEConnettore USB

MICRO

OSC

FIFO IN

8x256FIFO OUT

8x256

GESTORE

CLOCK

DIV 4

CONTROL UNIT

CONT EPROM TOT

CONT EPROM PAR

CONF UNIT

REG

_IN

CRC UNIT

CMD UNIT

F.I. UNITLEN

UNIT

REG

_OU

T

MUX

MU

X

T

T

BUS DATI

ADDR EPROM

SEGNALI DI

CONTROLLO

CLOCK VIRTEX

FPGA di controllo

PAD UNIT

8 BIT

8 BIT

CTL

BOARD

CLOCK CLOCK

DIV 2CLK

DATI F.I.

OE CEConnettore USB


Caratteristiche del sistema FI

Iniezione di guasto nel bitstreamSELECTMAP interfaccia di configurazioneTipo di iniezione: casuale o mirataGuasti singoli e multipliAccumulo guasti


Conclusioni & SviluppiSensibilità ai SEE della Unità di configurazione non trascurabile

Definizione di tecniche diVerifica della configurazioneMitigazione

Completamento misure e analisiUpgrade del sistema

criticità dello scrubbing


Bibliografia1. G.M. Swift, S. Rezgui, J. George, C. Carmichael, M. Napier, J. Maksymowicz, J. Moore, A. Lesea, K. Koga,

and T.F. Wrobel, “Dynamic Testing of Xilinx Virtex-II Filed Programmable Gate Array (FPGA) Input/Output Blocks (IOBs)”, IEEE Trans. Nucl. Sci., vol. 51, pp. 3469-3474, Dec. 2004.

2. E. Fuller, M. Caffrey, A. Salazar, C. Carmichael, and J. Fabula, “Radiation Characterization, and SEU Mitigation of the Virtex FPGA for Space-Based Reconfigurable Computing”, In IEEE Nuclear and Space Radiation Effects Conference, July 2000.

3. C. Carmichael, E. Fuller, J. Fabula, and F. De Lima, “Proton Testing of SEU mitigation Methods for the VirtexFPGA”, In Proc. Int. Conf. Military and Aerospace Applications of Programmable Logic Devices, Sept. 2001.

4. E. Fuller, P. Blain, M. Caffrey, and C. Carmichael, “Radiation Test Results of the Virtex FPGA and ZBT SRAM for Space Based Reconfigurable Computing”, In Proc. Int. Conf. Military and Aerospace Applications of Programmable Logic Devices, Sept. 1999.

5. E. Fuller, M. Caffrey, A. Salazar, C. Carmichael, and J. Fabula, “Radiation Testing Update, SEU mitigation, and Availability Analysis of the Virtex FPGA for Space Reconfigurable Computing”, In Proc. Int. Conf. Military and Aerospace Applications of Programmable Logic Devices, Sept. 2000.

6. M. Caffrey, P. Graham, E. Johnson, M. Wirthlin, N. Rollins, and C. Carmichael, “Single-Event Upsets in SRAM FPGAs”, In Proc. Int. Conf. Military and Aerospace Applications of Programmable Logic Devices, Sept. 2002.

7. M. Alderighi, F. Casini, S. D’Angelo, M. Mancini, A. Marmo, S. Pastore, and G.R. Sechi, “A tool for Injecting SEU-like Faults into the Configuration Control Mechanism of Xilinx Virtex FPGAs”, in Proc. 18th IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp. 71-78, Nov. 2003.

8. Xilinx, “QPro Virtex 2.5V Radiation Hardened FPGAs”, DS028 (v1.2) November 5, 2001.9. D. Bisello, A. Candelori, A. Kamisnky, D. Pantano. M. Tessaro, and J. Wyss, “The SIRAD Irradiation Facility

for Bulk Damage and Single Event Effects Studies”, In Proc. 7th Eur. Conf. Radiation and its Effects on Components and Systems, Sept. 2003.

10. J.F. Ziegler, J.P. Biersack, and U. Litterman, The Stopping and Range of Ions in Solids, New York; Pergamon, 1996, available on line at http:www.srim.org.

11. R. Koga, J. George, G. Swift, C. Yui, L. Edmonds, C. Carmichael, T. Langley, P. Murray, K. Lanes, and M. Napier, “Comparison of Virtex II FPGA SEE Sensitivities to Protons ad Heavy Ions”, IEEE Trans. Nucl. Sci., vol. 51, pp. 2825-2833, Dec. 2004.

Effetti delle radiazioni nella logica di configurazione di...

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