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MANUALE TECNICO

GPC® 150General Purpose Controller Z84C15

GPC® 150 Edizione 3.00 Rel. 23 Febbraio 2000

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Formato singola Europa da 100x160mm con interfaccia per il BUS industrialeAbaco®; CPU CMOS 84C15 con quarzo da 32 MHz; fino a 512K EPROMo FLASH EPROM e fino a 512K SRAM; RAM/ROM disk gestite tramiteFGDOS; EEPROM seriale fino a 8 K; FLASH EPROM seriale disponibilein diversi formati, fino ad un massimo di 4 M; dip Switch da 8 vie e jumperdi configurazione leggibili da software; 1 LED di attività; 2 linee seriali in RS232 di cui una settabile in RS 422, RS 485 o Current Loop , supporto perprotocolli HDLC , SDLC, ecc. con baud rate fino a 115 KBaud; 40 linee diI/O TTL ; 4 timer counter; 8 linee di A/D Converter con Sample & Hold,5,5 µs, range 0÷2,5V con possibilità di lavorare in differenziale(±2,5V), 12bits+segno, oltre 140.000 conversioni al secondo, sequencer interno, funzionedi Self Calibration e programmazione del Conversion Rates, possibilità dimonitorare autonomamente un ingresso analogico generando un INT ;circuiteria di power failure in grado di generare interrupt; Real Time Clockin grado di gestire giorno, mese, anno, giorno della settimana, ore, minuti,secondi e di generare un INT con cadenze definibili da software; Watch Dogresettabili da software visualizzati tramite LED ; circuiteria di back up perRAM e RTC con batteria al Litio e connettore per eventuale batteria esterna;unica tensione di alimentazione a 5Vdc, 260 mA; vasta disponibilità disoftware di base e di ambienti di sviluppo che consentono di poter utilizzarela scheda tramite un normale PC, tra i pacchetti disponibili si possono citare:FGDOS 150; PASCAL 80; CBZ 80; NSB8; RSD 150; HI TECH C 80;GET 80; DDS MICRO C 85; EMBEDDED PASCAL ; NO ICE Z80; ecc.






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Tutte le informazioni contenute sul presente manuale sono state accuratamente verifi-cate, ciononostante grifo ® non si assume nessuna responsabilità per danni, diretti oindiretti, a cose e/o persone derivanti da errori, omissioni o dall'uso del presente manuale,del software o dell' hardware ad esso associato.grifo ® altresi si riserva il diritto di modificare il contenuto e la veste di questo manualesenza alcun preavviso, con l' intento di offrire un prodotto sempre migliore, senza chequesto rappresenti un obbligo per grifo ®.Per le informazioni specifiche dei componenti utilizzati sui nostri prodotti, l'utente devefare riferimento agli specifici Data Book delle case costruttrici o delle seconde sorgenti.

LEGENDA SIMBOLI

Nel presente manuale possono comparire i seguenti simboli:

Attenzione: Pericolo generico

Attenzione: Pericolo di alta tensione

Marchi Registrati

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Pagina I GPC® 150 Rel. 3.00

INDICE GENERALEINTRODUZIONE ........................................................................................................................ 1

VERSIONE SCHEDA.................................................................................................................. 1

INFORMAZIONI GENERALI .................................................................................................. 2 SIO ............................................................................................................................................ 3 TIMER COUNTER................................................................................................................. 3 LINEE DI I/O DEL PIO ......................................................................................................... 3 REAL TIME CLOCK ............................................................................................................. 3 PROCESSORE DI BORDO ................................................................................................... 4 COMUNICAZIONE SERIALE ............................................................................................. 4 ABACO® BUS .......................................................................................................................... 4 DISPOSITIVI DI CLOCK ..................................................................................................... 6 A/D CONVERTER .................................................................................................................. 6 LINEE DI I/O DEL PPI 82C55 .............................................................................................. 6 WATCH DOG .......................................................................................................................... 6 LOGICA DI CONTROLLO ................................................................................................... 7 DISPOSITIVI DI MEMORIA ............................................................................................... 7 MMU ......................................................................................................................................... 7

CARATTERISTICHE TECNICHE ........................................................................................... 8 CARATTERISTICHE GENERALI ...................................................................................... 8 CARATTERISTICHE TECNICHE ...................................................................................... 8 CARATTERISTICHE ELETTRICHE ................................................................................. 9

INSTALLAZIONE ..................................................................................................................... 10 CONNESSIONI CON IL MONDO ESTERNO ................................................................. 10 CN1 - CONNETTORE PER BATTERIA ESTERNA DI BACK UP .......................... 10 CN4 - CONNETTORE PER PORT B DEL PPI 82C55 ................................................ 11 CN3 - CONNETTORE PER PORT A E C PPI 82C55 ................................................. 12 CN5 - CONNETTORE PER INGRESSI A/D CONVERTER ..................................... 14 CN7 - CONNETTORE PER LINEE SERIALI RS 232 E TIMER COUNTER......... 16 CN6 - CONNETTORE PER I/O DEL PIO .................................................................... 18 CN2 - CONNETTORE PER SERIALE IN RS 422, RS 485 E CURRENT LOOP.... 20 K1 - CONNETTORE PER ABACO® BUS..................................................................... 26 TRIMMER E TARATURE................................................................................................... 28 TEST POINT ......................................................................................................................... 28 INTERFACCIAMENTO DEGLI I/O CON IL CAMPO................................................... 29 SELEZIONE TIPO INGRESSI ANALOGICI ................................................................... 29 SEGNALAZIONI VISIVE ................................................................................................... 30 INTERFACCE PER I/O DIGITALI .................................................................................... 30



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Pagina II GPC® 150 Rel. 3.00

JUMPERS .............................................................................................................................. 32 JUMPERS A 2 VIE ........................................................................................................... 34 JUMPERS A 3 VIE ........................................................................................................... 35 JUMPER A 4 VIE ............................................................................................................. 35 JUMPER A 5 VIE ............................................................................................................. 35 RESET E WATCH DOG....................................................................................................... 36 BACK UP ............................................................................................................................... 36 POWER FAILURE ............................................................................................................... 37 INTERRUPTS ....................................................................................................................... 37 COMUNICAZIONE SERIALE ........................................................................................... 38 INGRESSI DI CONFIGURAZIONE .................................................................................. 40 SELEZIONE MEMORIE..................................................................................................... 41

DESCRIZIONE SOFTWARE ................................................................................................... 42

MAPPAGGI ED INDIRIZZAMENTI...................................................................................... 46 MAPPAGGIO DELLE RISORSE DI BORDO .................................................................. 46 MAPPAGGIO I/O ................................................................................................................. 47 MAPPAGGIO ABACO ® BUS .............................................................................................. 49 MAPPAGGIO MEMORIE ................................................................................................... 49

DESCRIZIONE SOFTWARE DELLE PERIFERICHE DI BORDO .................................. 52 MEMORY MANAGEMENT UNIT .................................................................................... 52 A/D CONVERTER ................................................................................................................ 53 WATCH DOG ESTERNO .................................................................................................... 54 EEPROM SERIALE ............................................................................................................. 54 STATO DELLA BATTERIA ................................................................................................ 54 INGRESSI DI CONFIGURAZIONE .................................................................................. 55 LED DI ATTIVITA' .............................................................................................................. 55 FLASH EPROM SERIALE ................................................................................................. 56 BAUD RATE GENERATOR................................................................................................ 56 REAL TIME CLOCK ...........................................................................................................57 PPI 82C55 ............................................................................................................................... 59 PERIFERICHE INTERNE DELLA CPU .......................................................................... 59

SCHEDE ESTERNE .................................................................................................................. 60

BIBLIOGRAFIA ........................................................................................................................ 64

APPENDICE A: SCHEMI ELETTRICI ............................................................................... A-1

APPENDICE B: DESCRIZIONE COMPONENTI DI BORDO ......................................... B-1 CPU 80C188 ........................................................................................................................... B-1 A/D CONVERTER LM12H458.......................................................................................... B-15

APPENDICE C: INDICE ANALITICO ................................................................................ C-1




Pagina III GPC® 150 Rel. 3.00

INDICE DELLE FIGUREFIGURA 1: SCHEMA A BLOCCHI ......................................................................................................... 5FIGURA 2: CN1 - CONNETTORE PER BATTERIA ESTERNA DI BACK UP ............................................... 10FIGURA 3: CN4 - CONNETTORE PER PORT B DEL PPI 82C55......................................................... 11FIGURA 4: CN3 - CONNETTORE PER PORT A E C DEL PPI 82C55 .................................................. 12FIGURA 5: SCHEMA DEL COLLEGAMENTO LINEE DI I/O DEL PPI...................................................... 13FIGURA 6: CN5 - CONNETTORE PER INGRESSI A/D CONVERTER ...................................................... 14FIGURA 7: SCHEMA D' INGRESSO A/D CONVERTER ........................................................................... 15FIGURA 8: CN7 - CONNETTORE PER LINEE SERIALI RS 232 E TIMER COUNTER ............................. 16FIGURA 9: SCHEMA DI COLLEGAMENTO TIMER COUNTER ................................................................ 17FIGURA 10: SCHEMA DI COMUNICAZIONE SERIALE ........................................................................... 17FIGURA 11: CN5 - CONNETTORE PER I/O DEL PIO ....................................................................... 18FIGURA 12: SCHEMA DI COLLEGAMENTO PIO................................................................................. 19FIGURA 13: CN2 - CONNETTORE PER SERIALE IN RS 422, RS 485 E CURRENT LOOP .................... 20FIGURA 14: ESEMPIO COLLEGAMENTO PUNTO-PUNTO IN RS 232 ..................................................... 21FIGURA 15: ESEMPIO COLLEGAMENTO PUNTO-PUNTO IN RS 422 ..................................................... 21FIGURA 16: ESEMPIO COLLEGAMENTO PUNTO-PUNTO IN RS 485 ..................................................... 21FIGURA 17: ESEMPIO DI COLLEGAMENTO IN RETE IN RS 485 .......................................................... 22FIGURA 18: FOTO SCHEDA .............................................................................................................. 23FIGURA 19: ESEMPIO DI COLLEGAMENTO PUNTO-PUNTO IN CURRENT LOOP A 4 FILI ........................ 24FIGURA 20: ESEMPIO DI COLLEGAMENTO PUNTO-PUNTO IN CURRENT LOOP A 2 FILI ........................ 24FIGURA 21: ESEMPIO DI COLLEGAMENTO IN RETE IN CURRENT LOOP PASSIVO ................................. 25FIGURA 22: K1 - CONNETTORE PER ABACO® BUS...................................................................... 26FIGURA 23: TABELLA DELLE SEGNALAZIONI VISIVE ......................................................................... 30FIGURA 24: DISPOSIZIONE CONNETTORI , MEMORIE , DIP SWITCH ETC. ............................................. 31FIGURA 25: TABELLA RIASSUNTIVA JUMPERS ................................................................................... 32FIGURA 26: DISPOSIZIONE JUMPERS ................................................................................................ 33FIGURA 27: TABELLA JUMPERS A 2 VIE ........................................................................................... 34FIGURA 28: TABELLA JUMPERS A 3 VIE ........................................................................................... 35FIGURA 29: TABELLA JUMPERS A 4 VIE ........................................................................................... 35FIGURA 30: TABELLA JUMPERS A 5 VIE ........................................................................................... 35FIGURA 31: DISPOSIZIONE DRIVER PER COMUNICAZIONE SERIALE .................................................... 39FIGURA 32: TABELLA DI SELEZIONE MEMORIE ................................................................................. 41FIGURA 33: PIANTA COMPONENTI ................................................................................................... 45FIGURA 34: TABELLA INDIRIZZAMENTO I/O - PARTE 1 ................................................................... 47FIGURA 35: TABELLA INDIRIZZAMENTO I/O - PARTE 2 ................................................................... 48FIGURA 36: MAPPAGGIO DELLE MEMORIE CON R/E=0.................................................................... 50FIGURA 37: MAPPAGGIO DELLE MEMORIE CON R/E=1.................................................................... 51FIGURA 38: TABELLA POSSIBILI PROGRAMMAZIONI SEZIONE DI MMU............................................. 53FIGURA 39: TABELLA VALORI PER PROGRAMMAZIONE BAUD RATE .................................................... 57FIGURA 40: SCHEMA DELLE POSSIBILI CONNESSIONI ........................................................................ 61FIGURA A1: SCHEMA ELETTRICO IAC 01 ..................................................................................... A-1FIGURA A2: SCHEMA ELETTRICO KDX X24 .................................................................................. A-2FIGURA A3: SCHEMA ELETTRICO QTP 16P.................................................................................. A-3FIGURA A4: SCHEMA ELETTRICO QTP 24P - PARTE 1 .................................................................. A-4FIGURA A5: SCHEMA ELETTRICO QTP 24P - PARTE 2 .................................................................. A-5FIGURA A6: SCHEMA ELETTRICO SPA 01 ..................................................................................... A-6




Pagina IV GPC® 150 Rel. 3.00




Pagina 1 GPC® 150 Rel. 3.00

INTRODUZIONEINTRODUZIONE

L'uso di questi dispositivi é rivolto - IN VIA ESCLUSIVA - a personale specializzato.

Scopo di questo manuale é la trasmissione delle informazioni necessarie all’uso competente e sicurodei prodotti. Esse sono il frutto di un’elaborazione continua e sistematica di dati e prove tecnicheregistrate e validate dal Costruttore, in attuazione alle procedure interne di sicurezza e qualitàdell'informazione.

I dati di seguito riportati sono destinati - IN VIA ESCLUSIVA - ad un utenza specializzata, in gradodi interagire con i prodotti in condizioni di sicurezza per le persone, per la macchina e per l'ambiente,interpretando un'elementare diagnostica dei guasti e delle condizioni di funzionamento anomale ecompiendo semplici operazioni di verifica funzionale, nel pieno rispetto delle norme di sicurezza esalute vigenti.

Le informazioni riguardanti installazione, montaggio, smontaggio, manutenzione, aggiustaggio,riparazione ed installazione di eventuali accessori, dispositivi ed attrezzature, sono destinate - equindi eseguibili - sempre ed in via esclusiva da personale specializzato avvertito ed istruito, odirettamente dall'ASSISTENZA TECNICA AUTORIZZATA, nel pieno rispetto delleraccomandazioni trasmesse dal costruttore e delle norme di sicurezza e salute vigenti.

I dispositivi non possono essere utilizzati all'aperto. Si deve sempre provvedere ad inserire i moduliall'interno di un contenitore a norme di sicurezza che rispetti le vigenti normative. La protezione diquesto contenitore non si deve limitare ai soli agenti atmosferici, bensì anche a quelli meccanici,elettrici, magnetici, ecc.

Per un corretto rapporto coi prodotti, é necessario garantire leggibilità e conservazione del manuale,anche per futuri riferimenti. In caso di deterioramento o più semplicemente per ragioni diapprofondimento tecnico ed operativo, consultare direttamente l’Assistenza Tecnica autorizzata.

Al fine di non incontrare problemi nell’uso di tali dispositivi, é conveniente che l’utente - PRIMADI COMINCIARE AD OPERARE - legga con attenzione tutte le informazioni contenute in questomanuale. In una seconda fase, per rintracciare più facilmente le informazioni necessarie, si può fareriferimento all’indice generale e all’indice analitico, posti rispettivamente all’inizio ed alla fine delmanuale.

VERSIONE SCHEDAVERSIONE SCHEDA

Il presente manuale è riferito alla scheda GPC® 150 versione 220599 e successive. La validità delleinformazioni riportate è quindi subordinata al numero di versione della scheda in uso e l'utente devequindi sempre verificare la giusta corrispondenza tra le due indicazioni. Sulla scheda il numero diversione è riportato in più punti sia a livello di serigrafia che di stampato (ad esempio sul bordoesterno della scheda, a fianco della batteria BT1 e del connettore CN1, sia sul lato componenti chesul lato stagnature).





INFORMAZIONI GENERALIINFORMAZIONI GENERALI

La scheda GPC® 150 é un potente modulo di controllo e di gestione nel formato standard SingolaEuropa da 100x160 mm. Essa opera sul potente BUS Industriale Abaco®, di cui sfrutta la ricca seriedi periferiche, intelligenti e non, disponibili su questo BUS. La GPC® 150 é basata sulla potente ediffusa CPU Z84C15 Zilog, codice compatibile con il famoso Z80, ed ha a bordo scheda notevolirisorse hardware. Particolarmente interessante é la disponibilità di 8 linee di A/D Converter ad altavelocità da 13 bits. La estrema modularità e la notevole completezza di risorse hardware della schedaGPC® 150 le consentono di poter affrontare applicazioni anche di notevole complessità con estremadisinvoltura. E' inoltre il componente ideale in tutte le applicazioni che richiedono molta memoria,infatti a bordo scheda si può raggiungere una configurazione massima superiore ai 5M Bytes. Laprogrammazione e l'uso delle risorse della scheda diventa estremamente semplice grazie all'uso delpotente sistema operativo romato FGDOS. Esso supporta i linguaggi ad alto livello quali CompilatoriBASIC, PASCAL, C, ecc.; mette a disposizione le risorse di memoria come se fossero ROM/RAMdisk, consentendo un immediato utilizzo ad alto livello di questi dispositivi. Consente inoltre lagestione diretta di Display LCD o Fluorescenti, di una tastiera a matrice, di una stampante parallelae delle schede PCMCIA di RAM Cards . FGDOS, oltre alla nota facilità di sviluppo e prova,consente di programmare direttamente a bordo scheda una FLASH con il programma utente. LaGPC® 150 é dotata di una serie di connettori normalizzati, standard Abaco®, che le consentono diutilizzare immediatamente la numerosa serie di moduli BLOCK di I/O oppure permettono ilcollegamento, in modo molto semplice ed economico, delle interfacce da campo costruite direttamentedall’utente o da terze parti.

- Formato singola Europa da 100x160mm con interfaccia per il BUS industrialeAbaco®.

- CPU CMOS 84C15 con quarzo da 32 MHz.- Fino a 512K EPROM o FLASH EPROM e fino a 512K SRAM. Tramite FGDOSla memoria eccedente i 64K é vista come RAM/ROM disk . E' possibile cancellare eriprogrammare autonomamente la FLASH di bordo con il programma utente.

- EEPROM seriale fino a 8 K.- FLASH EPROM seriale disponibile in diversi formati, fino ad un massimo di 4 M.- Dip Switch da 8 vie e jumper di configurazione leggibili da software.- 1 LED di attività, posizionato sul frontale, gestibile da software.- 2 linee seriali in RS 232 di cui una settabile in RS 422, RS 485 o Current Loop gestitedal potente SIO che supporta i protocolli HDLC , SDLC, ecc. con Baud Rate settabileda software, fino a 115 KBaud.

- 40 linee di I/O TTL , settabili da software, di cui 24 gestite dal PPI 82C55 e 16 gestitedal PIO.

- 4 timer counter ad 8 bits di cui 2 usati come baud rate generator e 2 riportati suconnettore.

- 8 linee di A/D Converter con Sample & Hold, 5,5 µs, range 0÷2,5V con possibilità dilavorare in differenziale(±2,5V), 12 bits+segno, gestite dal potente LM 12H458.Sviluppa oltre 140.000 conversioni al secondo, dispone di un Sequencer interno,funzione di Self Calibration e programmazione del Conversion Rates. Ha la possibilitàdi monitorare autonomamente un ingresso analogico generando un INT quando questoesce dai limiti impostati.

- Circuiteria di power failure in grado di generare interrupt.- Real Time Clock in grado di gestire giorno, mese, anno, giorno della settimana, ore,minuti, secondi e di generare un INT con cadenze definibili da software.





- Watch Dog resettabili da software visualizzati tramite LED.- Circuiteria di back up per SRAM e RTC con batteria al Litio e connettore per eventualebatteria esterna. Lo stato di carica é acquisibile via software.

- Unica tensione di alimentazione a 5Vdc, 260 mA.- Vasta disponibilità di software di base e di ambienti di sviluppo che consentono dipoter utilizzare la scheda tramite un normale PC. Tra i pacchetti disponibili si possonocitare: FGDOS 150; PASCAL 80; CBZ 80; NSB8; RSD 150; HI TECH C 80; GET80; DDS MICRO C 85; EMBEDDED PASCAL ; NO ICE Z80; ecc.

SIO

Periferica in grado di gestire due linee per la comunicazione seriale. Il dispositivo può essereutilizzato per la comunicazione con tutti i sistemi provvisti di una linea seriale bufferata in RS 232,RS 422, RS 485 o Current Loop. Dal punto di vista software è infatti definibile la velocità dicomunicazione, la lunghezza della parola, il numero di stop bit, la parità e lo stato dei segnali dihandshake hardware. Il tutto avviene tramite una semplice programmazione di 4 registri allocatinello spazio di I/O della CPU da un’apposita logica di controllo.

TIMER COUNTER

La sezione di timer counter di bordo é costituita dalla sezione CTC del microprocessore e disponedi 4 canali ad 8 bit indipendenti e programmabili via software. La periferica é vista tramite 4 registri,situati nello spazio di I/O dalla logica di controllo della scheda, con cui possono essere definite lemodalità di funzionamento (timer o counter, prescaler, trigger, ecc.) e l'eventuale generazioned'interrupt. Due dei quattro canali sono usati come baud rate generator per le linee seriali.

LINEE DI I/O DEL PIO

Periferica in grado di gestire due port paralleli da 8 bit per un totale di 16 linee di I/O logico a livelloTTL, con direzionalità settabile a livello di bit. Tali linee di I/O hanno la possibilità di generareinterrupt. In questo modo una determinata condizione esterna può distogliere la CPU dalle normalioperazioni, in modo da rispondere sempre e prontamente a tutti gli eventi. Il PIO viene completamentegestito via software tramite la programmazione di 4 registri situati nello spazio di I/O della CPU daun’apposita logica di controllo.

REAL TIME CLOCK

Il modulo di Real Time Clock da montare su IC5 è grado di gestire ore, minuti, secondi, giorno delmese, mese, anno e giorno della settimana in modo completamente autonomo. L'alimentazione delcomponente è fornita dalla circuiteria di back up in modo da garantire la validità dei dati in ognicondizione operative ed è completamente gestito via software, tramite la programmazione di 16registri situati nello spazio di I/O della CPU da un’apposita logica di controllo. La sezione di RTCpuò inoltre generare interrupt in corrispondenza di intervalli di tempo programmabili via softwarein lodo da poter periodicamente distogliere la CPU dalle normali operazioni oppure periodicamenterisvegliarla dagli stati di halt, idle, stop mode.





PROCESSORE DI BORDO

La scheda GPC® 150 è predisposta per accettare il processore Z84C15 prodotto dalla ZILOG. Taleprocessore ad 8 bit è codice compatibile con lo Z80 ed è quindi caratterizzato da un esteso set diistruzioni (158), da un’alta velocità di esecuzone e di manipolazione dati e da un efficiente gestionevettorizzata degli interrupts. Di fondamentale importanza è la presenza delle seguenti perifericheinterne al microprocessore:

- 16 linee di I/O settabili a livello di bit in grado di generare interrupts (PIO);- 4 Timer Counter ad 8 bit, con funzione di prescaler programmabile (CTC);- 2 linee seriali asincrone o sincrone complete di segnali di handshake (SIO);- Watch Dog Timer;- Wait state generator;- Frequenza di Clock programmabile;- Interrupt controller;- Possibilità di operare in idle e stop mode, per minimizzare i consumi;

Per maggiori informazioni a riguardo di questo componente si faccia riferimento all’appositadocumentazione dellla casa costruttrice, oppure all’appendice B di questo manuale.

COMUNICAZIONE SERIALE

La comunicazione seriale è completamente settabile via software per quanto riguarda sia ilprotocollo sia la velocità (da un minimo di 600 ad un massimo di 155200 Baud) ed in modocompletamente autonomo per entrambe le linee di comunicazione. Tali settaggi avvengono tramitela programmazione del SIO interno allo Z84C15 e della sezione di baud rate generator, di cui lascheda é provvista, quindi per ulteriori informazioni si faccia riferimento alla documentazionetecnica della casa costruttrice o all’appendice B di questo manuale.Dal punto di vista hardware è invece possibile selezionare, tramite una serie di comodi jumpers, ilprotocollo fisico di comunicazione. In particolare una linea è sempre bufferata in RS 232, mentre larimanente può essere bufferata in RS 232, RS 422, RS 485 o Current Loop; in quest’ultimo caso èdefinibile anche se la comunicazione avviene in Full Duplex o Half Duplex.

ABACO® BUS

Una delle caratteristiche di fondamentale importanza della GPC® 150 è quella di disporredell'interfacciamento nei confronti del BUS industriale ABACO®: ovvero un connettore normalizzatocon cui è possibile collegare la scheda ad una serie di moduli esterni intelligenti e non. Tra questi sitrovano moduli per acquisizione di segnali analogici (A/D), per la generazione di segnali analogici(D/A), per gestione di linee di I/O logico, per counter, ecc. e ne possono essere realizzati anche suspecifiche richieste dell'utente. Utilizzando mother board come l'ABB 03 o l'ABB 05 é inoltrepossibile gestire anche le schede periferiche della serie 3 e 4 provviste di ABACO® I/O BUS. Talecaratteristica rende la scheda espandibile con un ottimo rapporto prezzo/prestazioni e quindi adattaa risolvere molti dei problemi dell'automazione industriale.





FIGURA 1: SCHEMA A BLOCCHI

BUS INTERFACE SECTION

K1 - BUS ABACO®

CONF. INPUT

PPI82C55

CN316 I/O LINES

SERIALDRIVERS

RS 232,RS 422,RS 485,

CURRENT LOOP

CPU84C15

CN48 I/O LINES

M

M

USRAM IC 8

EPROM or FLASH EPROM

IC 10

EEPROM IC 19

ACTIVITY and STATUS LEDs

RESET, WATCH DOGand POWER FAILURE

CONTROL LOGIC

Real Time Clock

A/DLM12H458

SERIAL FLASH EPROMIC 13

SERIAL FLASH EPROMIC 14

ON BOARD BATTERY

CN58 A/D LINES

CN2SERIAL LINES

CN7SERIAL

LINES, CTC

CN616 I/O LINES

CN1 EXT. BATTERY





DISPOSITIVI DI CLOCK

Sulla GPC® 150 sono presenti tre circuiti separati che provvedono a generare rispettivamente lafrequenza di clock per la CPU (32 MHz), la frequenza per la generazione del Baud Rate (1,8432MHz), relativo alle linee di comunicazione seriale della scheda e il clock per il convertitore A/D (8MHz). La scelta di utilizzare tre circuiti e quindi tre quarzi indipendenti, è legata alla possibilità dipoter variare la frequenza di lavoro della CPU senza dover intervenire sul software di gestione dellacomunicazione ed allo stesso tempo avere la possibilità di raggiungere le massime prestazioni intermini di tempo, sia per quanto riguarda l’esecuzione che la comunicazione seriale .

A/D CONVERTER

La sezione opzionale di A/D converter della GPC® 150 é basata sul potente LM 12H458 in gradodi acquisire 8 canali nel range 0÷2,490V o 0÷5,000V in tensione o 0÷20 mA o 4÷20 mA in correnteoppure 4 canali differenziali nel range ±2,490V o ±5,000V, con una risoluzione massima di 12 bitspiù segno. La sezione é provvista di Sample & Hold, di un A/D converter ad approssimazionisucessive, con 5,5 µs di tempo di conversione, ed é in grado di sviluppa oltre 140.000 conversionial secondo. Alcune caratteristiche come: un sequencer interno, il trasferimento dati in DMA , lafunzione di self calibration, la programmazione del conversion rates, il settaggio della risoluzione,una FIFO per le conversioni ed il controllo autonomo di limiti (monitorizza un ingresso analogicogenerando un interrupt quando questo esce dai valori impostati), facilitano notevolmente la suagestione senza continuamente richiedere l'intervento della CPU.Dal punto di vista software sono programmabili tutte le funzionalità del componente tramite 27registri situati nello spazio di I/O.Il codice dell'opzione A/D converter da specificare in fase di ordine è .AD.

LINEE DI I/O DEL PPI 82C55

Periferica in grado di gestire tre port paralleli da 8 bit per un totale di 24 linee di I/O logico a livelloTTL, con direzionalità settabile a livello di byte. Tali linee di I/O aprono ulteriori possibilità diimpiego della GPC® 150 (ad esempio nella gestione di periferiche non intelligenti, interfacce, ecc.)anche quando l’handshake delle comunicazioni è completamente da gestire via software. Il chip PPI82C55 viene completamente gestito via software tramite la programmazione di 4 registri situati nellospazio di I/O della CPU da un’apposita logica di controllo.

WATCH DOG

La scheda GPC® 150 è provvista di due circuiterie separate di Watch Dog che, se utilizzate,consentono di uscire da stati di loop infinito o da condizioni anomale non previste dal programmaapplicativo. Tali circuiterie sono composte da una sezione monostabile interna al microprocessorecaratterizzata da un tempo di intervento programmabile e da una sezione astabile/monostabileesterna con un tempo d’intervento tipico di circa 1420 msec. La gestione avviene completamentevia software (tramite l’acceso ad opportuni registri situati nello spazio d’indirizzamento della CPU)e conferisce al sistema basato sulla scheda, una sicurezza estrema.





LOGICA DI CONTROLLO

Il mappaggio di tutti i registri delle periferiche presenti sulla scheda e dei dispositivi di memoria, èaffidata ad un’opportuna logica di controllo che si occupa di allocare tali dispositivi nello spaziod’indirizzamento della CPU. Per maggiori informazioni fare riferimento al paragrafo “MAPPAGGIODELL'I/O”.

DISPOSITIVI DI MEMORIA

E’ possibile dotare la scheda di un massimo di 5128KBytes di memoria variamente suddivisi con unmassimo di 512KBytes di EPROM o FLASH EPROM, 512KBytes di SRAM, 8KBytes di EEPROMseriale ed infine due moduli da 2048KBytes di FLASH EPROM seriale. La scelta della configurazionedelle memorie presenti sulla scheda può avvenire in relazione all’applicazione da risolvere e quindiin relazione alle esigenze dell’utente. Da questo punto di vista si ricorda che la scheda vienenormalmente fornita con i soli 128KBytes di SRAM di lavoro e che tutte le rimanenti memoriedevono essere quindi opportunamente specificate in fase di ordine della scheda. Sfruttando lacircuiteria di back up e l'eventuale bateria tampone esterna, la EEPROM seriale ele FLASH serialisi ha la possibilità di mantenere i dati anche in assenza di alimentazione. Questa caratteristica forniscealla scheda la possibilità di ricordare in ogni condizione, una serie di parametri come ad esempio laconfigurazione o lo stato del sistema . Il mappaggio delle risorse di memoria avviene tramite unaopportuna circuiteria di bordo, che provvede ad allocare i dispositivi all’interno dello spaziod’indirizzamento del microprocessore. Per maggiori informazioni fare riferimento al capitolo“DESCRIZIONE HARDWARE” e “DESCRIZIONE SOFTWARE DELLE PERIFERICHE DIBORDO”. Per una descrizione più approfondita sui dispositivi di memoria, sugli zoccoli dautilizzare e sullo strippaggio della scheda, fare riferimento al paragrafo “SELEZIONE MEMORIE”.

MMU

Al fine di poter gestire in modo pratico ed efficace le configurazioni di memoria di cui può esseredotata la GPC® 150, a partire dallo spazio d’indirizzamento logico di 64 KByte del microprocessore,è stata prevista un’apposita sezione di MMU. Tale sezione provvede tramite una facile programmazionesoftware, l’allocazione dei 64K di lavoro all’interno dello spazio di memoria massimo di 5128K.

Per ulteriori informazioni a riguardo dei dispositivi periferici descritti, si faccia riferimento alladocumentazione tecnica della casa costruttrice o all’appendice B di questo manuale.





CARATTERISTICHE TECNICHECARATTERISTICHE TECNICHE

CARATTERISTICHE GENERALI

Risorse della scheda: 24 Input/Output programmabili TTL (PPI 82C55)16 Input/Output (PIO)4 Timer Counter ad 8 bit a livello TTL (CTC)1 Linea bidirezionale RS 2321 Linea bidirezionale RS 232, RS 422, RS 485 o Current Loop1 Watch Dog interno alla CPU1 Watch Dog esterno1 Real Time Clock1 Dip Switch da 8 dipsBUS industriale ABACO®

Memoria indirizzabile: IC 10: EPROM da 128K x 8 a 512K x 8FLASH EPROM da 128K x 8 a 512K x 8

IC 8: SRAM da 128K x 8 o 512Kx8IC 34: EEPROM seriale da 256 byte a 8192 byteIC13: FLASH EEPROM seriale da 64Kx8 a 2048Kx8IC14: FLASH EEPROM seriale da 64Kx8 a 2048Kx8

CPU di bordo: ZILOG 84C15

Frequenza quarzo CPU: 32 MHz

Frequenza clock A/D: 8 MHz

Frequenza Baud Rate generator:1,8432 MHz

Risoluzione A/D: 12 bit + segno

Tempo conversione A/D: 5,5 µsec

Tempo intervento watch dog: da 940 msec a 2060 msec (tipico 1420 msec)

CARATTERISTICHE TECNICHE

Dimensioni: (L x A x P): formato EUROPA: 100 x 160 x 15 mm

Peso: 185 g (versione base)

Connettori: K1: 64 pin DIN 41612 corpo CCN1: 2 vie scatolino verticale MCN2: 5 vie scatolino verticale MCN3: 20 vie scatolino verticale M





CN4: 20 vie scatolino verticale MCN5: 20 vie scatolino 90 gradi MCN6: 20 vie scatolino 90 gradi MCN7: 16 vie scatolino 90 gradi M

Range di temperatura: da 0 a 70 gradi Centigradi

Umidità relativa: 20% fino a 90% (senza condensa)

CARATTERISTICHE ELETTRICHE

Tensione di alimentazione: +5 Vcc

Corrente assorbita sui 5 Vdc: 252 mA nella configurazione base360 mA nella configurazione massima

Batteria di bordo di back up: 3,0 Vdc; 1/2 AA

Batteria esterna di back up: 3,6÷5 Vdc

Corrente di back up: 3,4 µA (batteria di bordo)5,1 µA (batteria esterna da 3,6 V)

Ingressi analogici: 0÷2,490 V; ±2,490 V; 0÷5,000 V; ±5,000 V0÷20 mA; 4÷20 mA (con modulo do conversione)

Impedenza ingressi analogici: < 4KΩ

Rete terminazione RS 422, 485:Resistenza terminazione linea= 120ΩResistenza di pull-up sul positivo= 3,3KΩResistenza di pull-down sul negativo= 3,3KΩ

Soglia intervento power failure: 52 mV prima dell'intervento del reset





INSTALLAZIONEINSTALLAZIONE

In questo capitolo saranno illustrate tutte le operazioni da effettuare per il corretto utilizzo dellascheda. A questo scopo viene riportata l'ubicazione e la funzione degli strip, dei connettori, deitrimmers, dei LEDs, ecc. presenti sulla GPC® 150.

CONNESSIONI CON IL MONDO ESTERNO

l modulo GPC® 150 è provvisto di 8 connettori con cui vengono effettuati tutti i collegamenti conil campo e con le altre schede del sistema di controllo da realizzare. Di seguito viene riportato il loropin out ed il significato dei segnali collegati; per una facile individuazione di tali connettori, si facciariferimento alla figura 24, mentre per ulteriori informazioni a riguardo del tipo di connessioni, fareriferimento alle figure successive che illustrano il tipo di collegamento effettuato a bordo scheda.

CN1 - CONNETTORE PER BATTERIA ESTERNA DI BACK UP

CN1 é un connettore a scatolino, verticale, maschio, con passo 2,54 mm a 2 vie.Tramite CN1 può essere collegata una batteria esterna che provvede a mantenere i dati delle SRAMdi bordo ed a garantire il funzionamento del real time clock, in assenza di tensione di alimentazione(per maggiori informazioni fare riferimento al paragrafo “BACK UP”.

FIGURA 2: CN1 - CONNETTORE PER BATTERIA ESTERNA DI BACK UP

Legenda:

+Vbat = I - Positivo della batteria esterna di back up.GND = - Negativo della batteria esterna di back up.

+Vbat

GND

1

2





CN4 - CONNETTORE PER PORT B DEL PPI 82C55

CN4 è un connettore a scatolino verticale con passo 2.54 mm a 20 piedini.Tramite CN4 si effettua la connessione delle 8 linee di I/O digitale gestite dal port B del PPI 82C55,con il campo. Tutti i parametri che riguardano l'uso di questo componente (direzionalità, modo digestione dati, ecc.) sono definibili via software tramite la programmazione della stesso. I segnali delPPI coincidono con segnali logici a livello TTL e seguono il pin out standardizzato I/O ABACO®.

FIGURA 3: CN4 - CONNETTORE PER PORT B DEL PPI 82C55

Legenda:

PPI PB.n = I/O - Linea digitale TTL n del port B del PPI 82C55+5 Vdc = O - Linea di alimentazione a +5 VccGND = - Linea di massa digitaleN.C. = - Non collegato

1 2

3 4

5 6

7 8

9 10

11 12

13 14

15 16

17 18

19 20

PPI PB.1

PPI PB.3

PPI PB.5

PPI PB.7

N.C.

GND

N.C.

PPI PB.0

PPI PB.2

PPI PB.4

PPI PB.6

N.C.

+5Vdc

N.C.

N.C.

N.C.N.C.

N.C.N.C.

N.C. N.C.





CN3 - CONNETTORE PER PORT A E C PPI 82C55

CN3 é un connettore a scatolino verticale con passo 2.54 mm a 20 piedini.Tramite CN3 si effettua la connessione delle 16 linee di I/O digitale gestite dai port A,C del PPI82C55, con il campo. Tutti i parametri che riguardano l'uso di questo componente (direzionalità,modo di gestione dati, ecc.) sono definibili via software tramite la programmazione della stesso. Isegnali del PPI coincidono con segnali logici a livello TTL e seguono il pin out standardizzato I/OABACO®.

FIGURA 4: CN3 - CONNETTORE PER PORT A E C DEL PPI 82C55

Legenda:

PPI PA.n = I/O - Linea digitale TTL n del port A del PPI 82C55PPI PC.n = I/O - Linea digitale TTL n del port C del PPI 82C55+5 Vdc = O - Linea di alimentazione a +5 VccGND = - Linea di massa digitaleN.C. = - Non collegato

1 2

3 4

5 6

7 8

9 10

11 12

13 14

15 16

17 18

19 20

PPI PA.1

PPI PA.3

PPI PA.5

PPI PA.7

PPI PC.6

PPI PC.4

PPI PC.2

PPI PC.0

GND

N.C.

PPI PA.0

PPI PA.2

PPI PA.4

PPI PA.6

PPI PC.7

PPI PC.5

PPI PC.3

PPI PC.1

+5 Vdc

N.C.





FIGURA 5: SCHEMA DEL COLLEGAMENTO LINEE DI I/O DEL PPI

CN3

PORT C8 LINES

PIN 9÷16

8 LINESPIN 1÷8PORT A

PORT B8 LINES

PIN 1÷8

CN4

PPI82C55

+5 Vdc

+5 Vdc





CN5 - CONNETTORE PER INGRESSI A/D CONVERTER

CN5 é un connettore a scatolino a 90 gradi con passo 2.54 mm a 20 piedini.Tramite CN5 possono essere collegate le 8 linee analogiche d'ingresso all'apposita circuiteriaesterna. Tali linee sono direttamente collegate all'A/D di bordo della scheda, sono a bassa impedenza,sono provviste di un condensatore di filtro e possono variare nel range 0÷2,490 V o 0÷5,000 V nelcaso di ingressi singoli o nel rande ±2,490 V o ±5,000 V nel caso di ingressi differenziali. Tramitel'installazione di un opportuno modulo di conversione é inoltre possibile acquisire gli 8 ingressisingoli in corrente nel range 0÷20 mA o 4÷20 mA. La gestione della conversione é completamenteeffettuata via software tramite la programmazione dell'LM 12H458, mentre la disposizione deisegnali su questo connettore é studiata in modo da ridurre tutti i problemi di rumore ed interferenza,garantendo quindi un'ottima trasmissione del segnale.

FIGURA 6: CN5 - CONNETTORE PER INGRESSI A/D CONVERTER

Legenda:

CHn = I - Linea analogica d'ingresso collegata al canale n dell'A/D ConverterAGND = - Linea di massa analogica+5 Vdc = O - Linea di alimentazione a +5 VccGND = - Linea di massa digitaleN.C. = - Non collegato

1 2

3 4

5 6

7 8

9 10

11 12

13 14

15 16

17 18

19 20

+5 Vdc

AGND

AGND

AGND

AGND

AGND

AGND

AGND

AGND

N.C.

N.C.

CH0

CH1

CH2

CH3

CH7

CH5

CH6

CH4

GND





FIGURA 7: SCHEMA D' INGRESSO A/D CONVERTER

VRef.

CN

5

A/D

LM

12H

458

IN7

IN6

IN5

IN4

IN3

IN2

IN1

IN0

GND

6

8

10

12

14

18

20

16

5, 7, 9, 11, 13, 15, 17, 19

AGND





CN7 - CONNETTORE PER LINEE SERIALI RS 232 E TIMER COUNTER

CN7 è un connettore a scatolino a 90 gradi con passo 2.54 mm a 16 piedini.Tramite CN7 si effettua la connessione delle due linee seriali in RS 232 ed i timer counter T0 e T1a bordo della CPU con l'ambiente esterno. Le due linee seriali sono gestibili via hardware e viasoftware tramite lo strippaggio di appositi jumpers e la programmazione degli appositi registri internidello Z84C15. I segnali presenti su questo connettore coincidono con segnali logici a livello TTL esegnali a livello RS 232, secondo le normative definite dal CCITT; la disposizione dei segnali, éinvece stata studiata in modo da ridurre al minimo le interferenze ed in modo da facilitare laconnessione con il campo.

FIGURA 8: CN7 - CONNETTORE PER LINEE SERIALI RS 232 E TIMER COUNTER

Legenda:

RXA, B RS232 = I - Receive Data: linea di ricezione in RS 232 della linea seriale A, BTXA, B RS232 = O - Trasmit Data: linea di trasmissione in RS 232 della linea seriale A o BCTS A, B RS232= I - Clear To Send: linea di abilitazione della trasmissione in RS 232 della linea

seriale A o BRTS A, B RS232= O - Request To Send: linea di richiesta di trasmissione in RS 232 della linea

seriale A o BCLK Tn = I - Clock Trigger del contatore n del CTC a livello TTLZC Tn = O - Zero Count Timer del contatore n a livello TTLGND = - Linea di massa

1 2

3 4

5 6

7 8

9 10

11 12

13 14

15 16

N.C.

CTSB RS232

RXB RS232

CTSA RS232

RXA RS232

CLK T0

N.C.

RTSB RS232

TXB RS232

RTSA RS232

TXA RS232

ZC T0

ZC T1

GND

CLK T1

N.C.





FIGURA 9: SCHEMA DI COLLEGAMENTO TIMER COUNTER

FIGURA 10: SCHEMA DI COMUNICAZIONE SERIALE

CN7CPU

Z84C15

12

14

11

13

ZC0

ZC1

CLK, TRG0

+5Vdc

CLK, TRG1

+5Vdc

SIO

Z84C15

DRIVERS

RS 232

CN2

DRIVERS

RS 422

RS 485

CURRENTLOOP

CN7

LINE A

LINE B

CLK, TRG2

CLK, TRG3

CTC

CTC 2

CTC 3

BAUD RATELINE B

BAUD RATELINE A





CN6 - CONNETTORE PER I/O DEL PIO

CN6 è un connettore a scatolino verticale con passo 2.54 mm a 20 piedini. Tramite CN6 si effettuala connessione tra l’interfaccia periferica programmabile PIO interna alla CPU e l’ambiente esterno,utilizzando i due port paralleli ad 8 bit e le linee di handshake di cui dispone. I segnali presenti suquesto connettore coincidono con segnali logici a livello TTL.

FIGURA 11: CN5 - CONNETTORE PER I/O DEL PIO

Legenda:

PIO PA.n = I/O - Linea digitale n del port A del PIOPIO PB.n = I/O - Linea digitale n del port B del PIOVcc = O - Linea di alimentazione a +5 VccGND = - Linea di massaN.C. = - Non Collegato

1 2

3 4

5 6

7 8

9 10

11 12

13 14

15 16

17 18

19 20

PIO PA.1

PIO PA.3

PIO PA.5

PIO PA.7

PIO PB.6

PIO PB.4

PIO PB.2

PIO PB.0

GND

N.C.

PIO PA.0

PIO PA.2

PIO PA.4

PIO PA.6

PIO PB.7

PIO PB.5

PIO PB.3

PIO PB.1

+5 Vdc

N.C.





FIGURA 12: SCHEMA DI COLLEGAMENTO PIO

Sulla scheda sono accessibili le piazzole PZ1, PZ2, PZ3 e PZ4 che trasportano i segnali di READYe di /STROBE dei port A e B.Tramite questi segnali è possibile realizzare una comunicazione parallela ad alta velocità.

CN6

PORT B8 LINES

PIN 9÷16

8 LINESPIN 1÷8PORT A

ARDY

PIOZ84C15

+5 Vdc

+5 Vdc

/ASTB

BRDY

/BSTB

PZ1

PZ2

PZ3

PZ4





CN2 - CONNETTORE PER SERIALE IN RS 422, RS 485 E CURRENT LOOP

CN2 è un connettore a scatolino verticale con passo 2.54 mm a 5 piedini.Su questo connettore sono riportati tutti i segnali per la comunicazione in RS 422, RS 485 e CurrentLoop della linea seriale B. La disposizione di tali segnali è stata studiata in modo da ridurre al minimole interferenze ed in modo da facilitare le connessioni con il campo, mentre i segnali rispettano lenormative definite dal CCITT relative ad ognuno degli standard di comunicazione usati. Si ricordainoltre che l'interfaccia Current Loop é di tipo passivo.

FIGURA 13: CN2 - CONNETTORE PER SERIALE IN RS 422, RS 485 E CURRENT LOOP

Legenda:

RXB- RS422 = I - Receive Data Negative: linea bipolare negativa di ricezione differenzialein RS 422 della seriale B

RXB+ RS422 = I - Receive Data Positive: linea bipolare positiva di ricezione differenziale inRS 422 della seriale B

TXB- RS422 = O - Transmit Data Negative: linea bipolare negativa di trasmissione differenzialein RS 422 della seriale B

TXB+ RS422 = O - Transmit Data Positive: linea bipolare positiva di trasmissione differenzialein RS 422 della seriale B

RXTXB- RS485= I/O - Receive Transmit Data Negative: linea bipolare negativa di ricezione etrasmissione differenziale in RS 485 della seriale B

RXTXB+ RS485= I/O -Receive Transmit Data Positive: linea bipolare positiva di ricezione etrasmissione differenziale in RS 485 della seriale B

RXB- C.L. = I - Receive Data Negative: linea bipolare negativa di ricezione in CurrentLoop della seriale B

RXB+ C.L. = I - Receive Data Positive: linea bipolare positiva di ricezione in Current Loopdella seriale B

TXB- C.L. = O - Transmit Data Negative: linea bipolare negativa di trasmissione in CurrentLoop della seriale B

TXB+ C.L. = O - Transmit Data Positive: linea bipolare positiva di trasmissione in CurrentLoop della seriale B

+5 Vdc = I - Linea di alimentazione a +5 VccGND = - Linea di massa digitale

RXB+ RS422, RXTXB+ RS485RXB+ C.L.

1

5

GND

2

4

3

RXB- RS422, RXTXB- RS485RXB- C.L.

TXB+ RS422, TXB+ C.L.

TXB- RS422, TXB- C.L.





FIGURA 14: ESEMPIO COLLEGAMENTO PUNTO-PUNTO IN RS 232



Ext

erna

l Sys

tem

s

CN

7 G

PC

® 1

50

2 GND GND

RX

9 RXA RS232, 5 RXA RS232 TX

RTS

CTS

10 TXA RS232, 6 TXB RS232

8 RTSA RS232, 4 RTSB RS232

7 CTSA RS232, 3 CTSB RS232

5

4

3

RXB- RS422

RXB+ RS422

GND GND

TX +

TX -

Ext

erna

l Sys

tem

CN

2 G

PC

® 1

50

1

2

TXB- RS422

TXB+ RS422 RX +

RX -

5

4

3

RXTXB- RS485

RXTXB+ RS485

GND GND

TX / RX +

TX / RX -

Ext

erna

l Sys

tem

CN

2 G

PC

® 1

50





FIGURA 17: ESEMPIO DI COLLEGAMENTO IN RETE IN RS 485

Da notare che in una rete RS 485, devono essere presenti due resistenze di forzatura lungo la lineae due resitenze di terminazione (120 Ω), alle estremità della stessa, rispettivamente vicino all'unitàMaster ed all'ultima unità Slave.A bordo della GPC® 150 è presente la circuiteria di terminazione e forzatura, che può essere inseritao disinserita, tramite appositi jumpers, come illutrato in seguito.In merito alla resistenza di terminazione dell'unità Master, provvedere a collegarla solo se questa noné già presente al suo interno (ad esempio molti convertitori RS232-RS485 ne sono già provvisti).Per maggiori informazioni consultare il Data-Book TEXAS INSTRUMENTS, "RS 422 and RS 485Interface Cicuits", nella parte introduttiva riguardante le reti RS 422-485.

TXRX +

-

GND

Master

120 Ω

GP

C®

150

TXRXB

+

-

Slave n

GND

+5V

TXRXB

+

-

GND

Slave 2

TXRXB

+

-

GND

Slave 1

GP

C®

150

4

5

3

4

5

3

4

5

3

CN2

CN2

CN2G

PC

® 1

50





FIGURA 18: FOTO SCHEDA





FIGURA 19: ESEMPIO DI COLLEGAMENTO PUNTO-PUNTO IN CURRENT LOOP A 4 FILI

FIGURA 20: ESEMPIO DI COLLEGAMENTO PUNTO-PUNTO IN CURRENT LOOP A 2 FILI

5

4

RXB- C.L.

RXB+ C.L. TX -

TX +

Ext

erna

l Sys

tem

CN

2 G

PC

® 1

50

1

2

TXB- C.L.

TXB+ C.L. RX -

RX +

- +VCL

R

5

4

RXB- C.L.

RXB+ C.L. TX -

TX +

Ext

erna

l Sys

tem

CN

4 G

PC

® 1

50

1

2

TXB- C.L.

TXB+ C.L. RX -

RX +

- +VCL

R

R





FIGURA 21: ESEMPIO DI COLLEGAMENTO IN RETE IN CURRENT LOOP PASSIVO

Per il collegamento in Current Loop passivo sono possibili due diversi tipi di collegamento: a 2 filied a 4 fili. Tali connessioni sono riportate nelle figure 19 e 20; in esse é indicata la tensione peralimentare l’anello (VCL ) e le resistenze di limitazione della corrente (R). I valori di tali componentivariano in funzione del numero di dispositivi collegati e della caduta sul cavo di collegamento;bisogna quindi effettuare la scelta considerando che:- si deve garantire la circolazione di una corrente di 20 mA;- su ogni trasmettitore cadono mediamente 2,35 V con una corrente di 20 mA;- su ogni ricevitore cadono mediamente 2,52 V con una corrente di 20 mA;- in caso di cortocircuito sulla rete ogni trasmettitore dissipi al massimo 125 mW;- in caso di cortocircuito sulla rete ogni ricevitore dissipi al massimo 90 mW.Per maggiori informazioni consultare il Data-Book HEWLETT-PACKARD, nella parte cheriguarda gli opto-accoppiatori per Current Loop denominati HCPL 4100 e HCPL 4200.

TX +

-

Master

GPC® 150

Slave n

Slave 2

GPC® 150

RXB+

-

Slave 1

GPC® 150

RX +

-

5

4

1

2

-+ VCL

R

R

TXB+

-

RXB+

-

TXB+

-

RXB+

-

TXB+

-

CN2

CN2

CN2

5

4

1

2

5

4

1

2





K1 - CONNETTORE PER ABACO® BUS

K1 è un connettore DIN 41612 corpo C a 90 gradi da 64 piedini.Tramite K1 si effettua la connessione tra la scheda e la serie di moduli esterni di espansione, dautilizzare per l'interfacciamento diretto con il campo. Tale collegamento è effettuato tramite il BUSindustriale ABACO® di cui questo connettore riporta i segnali a livello TTL. Nella figura seguenteè riportato il pin out del BUS e quindi anche del relativo connettore, con le variazioni per l'utilizzodi CPU a 16 Bit rispetto a quelle a 8 Bit.

FIGURA 22: K1 - CONNETTORE PER ABACO® BUS

A A A PIN C C CBUS a 16 bit BUS a 8 bit GPC 150 GPC 150 BUS a 8 bit BUS a 16 bit

GND GND GND 1 GND GND GND+5 Vdc +5 Vdc +5 Vdc 2 +5 Vdc +5 Vdc +5 Vdc

D0 D0 D0 3 N.C. D8

D1 D1 D1 4 N.C. D9D2 D2 D2 5 N.C. D10

D3 D3 D3 6 /INT /INT /INTD4 D4 D4 7 /NMI /NMI /NMI

D5 D5 D5 8 N.C. /HALT D11D6 D6 D6 9 N.C. /MREQ /MREQD7 D7 D7 10 /IORQ /IORQ /IORQ

A0 A0 A0 11 /RD /RD /RDLDSA1 A1 A1 12 /WR /WR /WRLDS

A2 A2 A2 13 N.C. /BUSAK D12A3 A3 A3 14 N.C. /WAIT /WAIT

A4 A4 A4 15 N.C. /BUSRQ D13A5 A5 A5 16 /RESET /RESET /RESETA6 A6 A6 17 N.C. /M1 /IACK

A7 A7 A7 18 N.C. /RFSH D14A8 A8 N.C. 19 N.C. /MEMDIS /MEMDIS

A9 A9 N.C. 20 N.C. VDUSEL A22A10 A10 N.C. 21 N.C. /IEI D15A11 A11 N.C. 22 N.C.

A12 A12 N.C. 23 N.C. CLK CLKA13 A13 N.C. 24 N.C. /RDUDS

A14 A14 N.C. 25 N.C. /WRUDSA15 A15 N.C. 26 N.C. A21

A16 N.C. 27 N.C. A20A17 N.C. 28 N.C. A19A18 N.C. 29 /R.T. /R.T. /R.T.

+12 Vdc +12 Vdc N.C. 30 N.C. -12 Vdc -12 Vdc+5 Vdc +5 Vdc +5 Vdc 31 +5 Vdc +5 Vdc +5 Vdc

GND GND GND 32 GND GND GND





Legenda:

CPU a 8 bit

A0-A15 = O - Address BUS: BUS degli indirizzi.D0-D7 = I/O - Data BUS: BUS dei dati./INT = I - Interrupt request: richiesta d’interrupt./NMI = I - Non Mascherable Interrupt: richiesta d’interrupt non mascherabile./HALT = O - Halt state: stao di Halt./MREQ = O - Memory Request: richiesta di operazione in memoria./IORQ = O - Input Output Request: richiesta di operazione in Input Output./RD = O - Read cycle status: richiesta di lettura./WR = O - Write cycle status: richiesta di scrittura./BUSAK = O - BUS Acknowledge: riconoscimento della richiesta di utilizzo del BUS./WAIT = I - Wait: Attesa./BUSRQ = I - BUS Request: richiesta di utilizzo del BUS./RESET = O - Reset: azzeramento./M1 = O - Machine cycle one: primo ciclo macchina./RFSH = O - Refresh: rinfresco per memorie dinamiche./MEMDIS = I - Memory Display: segnale emesso dal dispositivo periferico mappato in memoria.VDUSEL = O - VDU Selection: abilitazione per il dispositivo periferico ad essere mappato in

memoria./IEI = I - Interrupt Enable Input: abilitazione interrupt da BUS in catene di priorità.CLK = O - Clock: clock di sistema./R.T. = I - Reset Tast: tasto di reset.+5 Vdc = I - Linea di alimentazione a +5 Vcc.+12 Vdc = O - Linea di alimentazione a +12 Vcc.-12 Vdc = O - Linea di alimentazione a -12 Vcc.GND = O - Linea di massa per tutti i segnali del BUS.N.C. = - Non Collegato

CPU a 16 bit

A0-A22 = O - Address BUS: BUS degli indirizzi.D0-D15 = I/O - Data BUS: BUD dei dati./RD UDS = O - Read Upper Data Strobe: lettura del byte superiore sul BUS dati./WR UDS = O - Write Upper Data Strobe: scrittura del byte superiore sul BUS dati./IACK = O - Interrupt Acknowledge: riconoscimento della richiesta d’interrupt da parte della

CPU./RD LDS = O - Read Lower Data Strobe: lettura del byte inferiore sul BUS dati./WR LDS = O - Write Lower Data Strobe: scrittura del byte inferiore sul BUS dati.

N.B.Le indicazioni di direzionalità sopra riportate sono riferite ad una scheda di comando (CPU o GPC®)e sono state mantenute inalterate in modo da non avere ambiguità d'interpretazione nel caso di sistemicomposti da più schede.





TRIMMER E TARATURE

Sulla GPC® 150 é presente il trimmer RV1 utilizzato per la taratura della scheda; tale componentepermette di fissare il valore della tensione di riferimento su cui si basa la sezione di A/D Converter.La scheda viene sottoposta ad un accurato test di collaudo che provvede a verificare la funzionalitàdella stessa ed allo stesso tempo a tararla in tutte le sue parti. La taratura viene effettuata in laboratorioa temperatura costante di +20 gradi centigradi, seguendo la procedura di seguito descritta:

- Si effettua la taratura di precisione della Vref della sezione A/D ad un valore di 2,490 V o 5,000V regolando il trimmer RV1, tramite un multimetro galvanicamente isolato a 5 cifre, sul test pointTP1 .

- Si verifica la corrispondenza tra segnale analogico fornito in ingresso e combinazione letta dallasezione A/D converter. La verifica viene effettuata fornendo un segnale di verifica con uncalibratore campione e controllando che la differenza tra la combinazione determinata dalla schedae quella determinata in modo teorico, non superi la somma degli errori della sezione A/D.

- Si blocca il trimmer della scheda, opportunamente tarato, tramite vernice.

Le sezioni d’interfaccia analogica utilizzano componenti di alta precisione che vengono addiritturascelti in fase di montaggio, proprio per evitare lunghe e complicate procedure di taratura. Per questouna volta completato il test di collaudo e quindi la taratura, il trimmer RV1 viene bloccato, in mododa garantire una immunità della taratura anche ad eventuali sollecitazioni meccaniche (vibrazioni,spostamenti, ecc.).La circuiteria di generazione della tensione di riferimento definisce anche il fondo scala per tutti gli8 canali di ingresso analogico; via software é possibile definire la modalità di acquisizione dei segnalitra "single ended" (8 ingressi riferiti ad AGND nel range 0÷2,490 V o 0÷5,000 V) e "fullydifferential" (4 ingressi differenziali nel range ±2,490 V o ±5,000 V), come descritto nell'appendiceB di questo manuale. La scelta di questo valore di fondo scala deve essere specificata in fase d'ordinedella scheda, infatti implica il montaggio di diversi componenti ed una diversa procedura di taratura.In assenza di indicazioni, la scheda viene fornita nella versione standard con fondo scala a 2,490 V.L'utente di norma non deve intervenire sulla taratura della scheda, ma se lo dovesse fare (a causa diderive termiche, derive del tempo, ecc.) deve rigorosamente seguire la procedura sopra illustrata.Per una facile individuazione di RV1 e TP1 a bordo scheda, si faccia riferimento alla figura 24.

TEST POINT

La scheda é provvista di un test point denominato TP1, che permette la lettura attraverso unmultimetro galvanicamente isolato, della tensione di riferimento che viene regolata in laboratorio aVref=2,4900 V o 5,000 V. Il TP1 é composto da due contatti con la seguente corrispondenza:

pin + -> Vrefpin - -> GND

Per una facile individuazione di tale test point a bordo scheda, si faccia riferimento alla figura 24,mentre per ulteriori informazioni sul segnale Vref si veda il paragrafo “TRIMMER E TARATURE”.





INTERFACCIAMENTO DEGLI I/O CON IL CAMPO

Al fine di evitare eventuali problemi di collegamento della scheda con tutta l'elettronica del campoa cui la GPC® 150 si deve interfacciare, si devono seguire le informazioni riportate nei precedentiparagrafi e le relative figure che illustrano le modalità interne di connessione.

- Per i segnali che riguardano la comunicazione seriale con i protocolli RS 232, RS 422, RS 485 eCurrent Loop fare riferimento alle specifiche standard di ognuno di questi protocolli.

- Tutti i segnali a livello TTL possono essere collegati a linee dello stesso tipo riferite alla massadigitale della scheda. Il livello 0V corrisponde allo stato logico 0, mentre il livello 5V corrispondeallo stato logico 1.

- I segnali d'ingresso alla sezione A/D devono essere collegati a segnali analogici a bassa impedenzache rispettino il range di variazione ammesso che può essere 0÷2,048 V o ±2,048 V o 0÷5,000 Vo ±5,000 V a seconda della configurazione. Da notare che gli 8 ingressi analogici presenti su CN5sono dotati di condensatori di filtro che garantiscono una maggiore stabilità sul segnale acquisito,ma che allo stesso tempo abbassano la frequenza di taglio.

SELEZIONE TIPO INGRESSI ANALOGICI

La scheda GPC® 150, può avere ingressi analogici in tensione e/o corrente, come descritto neiprecedenti paragafi e capitoli. La selezione del tipo d’ingresso viene essere effettuata in fase di ordinedella scheda montando un apposito modulo opzionale di conversione corrente-tensione basato suresistenze di caduta di precisione (codice opzione .8420). In particolare vale la corrispondenza:

R30 -> canale 0R31 -> canale 1R32 -> canale 2R33 -> canale 3R34 -> canale 4R35 -> canale 5R36 -> canale 6R37 -> canale 7

Nel caso il modulo corrente-tensione non sia montato (default) il corrispondente canale accetta uningresso in tensione nei range 0÷2,490 V; viceversa un ingresso in corrente.Il valore della resistenza, su cui si basa il convertitore corrente-tensione, si ottiene dalla seguenteformula:

R = 2,490 V / Imax

Normalmente i moduti di conversione tensione-corrente, si basano su resistenze di precisione da124Ω, relative ad ingressi 4÷20 mA o 0÷20 mA.Per eventuali esigenze al di fuori dei valori standard sopracitati si prega di contattare la grifo ®.Per una facile individuazione del modulo descritto e delle relative resistenze componenti, fareriferimento alla figura 24.





SEGNALAZIONI VISIVE

La scheda GPC® 150 é dotata di 6 LEDs con cui segnala alcune condizioni di stato:

FIGURA 23: TABELLA DELLE SEGNALAZIONI VISIVE

La funzione principale di questi LEDs é quella di fornire un'indicazione visiva dello stato dellascheda, facilitando quindi le operazioni di debug e di verifica di funzionamento di tutto il sistema.Per una più facile individuazione di tali segnalazioni visive, si faccia riferimento alla figura 24.

INTERFACCE PER I/O DIGITALI

Tramite CN3, CN4 e CN6 (connettori compatibili con standard di I/O ABACO®) si può collegarela GPC® 150 ai numerosi moduli del carteggio grifo ® che riportano lo stesso pin out. Dal punto divista dell'installazione, queste interfacce richiedono solo un flat cable da 20 vie (FLT.20+20) con cuié possibile portare anche le alimentazioni, mentre dal punto di vista software la gestione é sempliceed immediata. Di particolare interesse è la possibilità di collegare direttamente serie di moduli come:

- QTP 16P, QTP 24P, KDL x24, KDF 224, DEB 01, ecc. con cui risolvere tutti i problemi diinterfacciamento operatore locale. Questi moduli sono già dotati delle risorse necessarie per gestireun buon livello di colloquio uomo-macchina (includono infatti display alfanumerici, tastiera amatrice e LEDs di visualizzazione) ad una breve distanza dalla GPC® 150. Dal punto di vistasoftware i driver disponibili rendono utilizzabili le risorse dell'interfaccia operatore direttamentecon le istruzioni ad alto livello per la gestione della console.

- MCI 64 con cui risolvere tutti i problemi di salvataggio di grosse quantità di dati. Questo moduloé dotato di un connettore per memory card PCMCIA su cui possono essere inserite vari tipi dimemory card (RAM, FLASH, ROM, ecc) nei vari size disponibili. Dal punto di vista software idriver disponibili coincidono con un completo file system e rendono utilizzabili le memory carddirettamente con le istruzioni ad alto livello per la gestione dei files, oppure con procedure checonsentono di leggere e scrivere dati ad indirizzi specifici della memory card.

- IAC 01, DEB 01 con cui gestire una stampante con interfaccia parallela CENTRONICS.Quest'ultima può essere collegata direttamente all'interfaccia, con un cavo standard, e quindi gestitacon le istruzioni relative alla stampante del linguaggio di programmazione utilizzato.

- RBO xx, TBO xx, XBI xx , OBI xx con cui bufferare i segnali di I/O TTL nei confronti del campo.Con questi moduli i segnali di input vengono convertiti in ingressi optoisolati di tipo NPN o PNP,mentre i segnali di output vengono convertiti in uscite galvanicamente isolate a transistor o relé.Alcune di queste interfacce possono essere collegate direttamente anche al CN4.

Per maggiori informazioni relative si veda il capitolo “SCHEDE ESTERNE” e la documentazionedel software utilizzato.

LEDs COLORE FUNZIONE

LD1 Rosso Segnala l'attivazione della circuiteria di watch dog esterno.

LD2 Rosso Segnala l'attivazione della linea /INT.

LD3 Giallo Jumper di RUN/DEBUG in posizione RUN.

LD4 Verde Jumper di RUN/DEBUG in posizione DEBUG.

LD5 Rosso Segnala lo stato di HALT della CPU.

LD6 Verde LED pilotabile via software.





FIGURA 24: DISPOSIZIONE CONNETTORI , MEMORIE , DIP SWITCH ETC.

LD6 CN7CN6CN3CN5

RV1

CN4

CN2

LD5

PZ4

PZ3

PZ2

PZ1

IC10EPROM

IC8SRAM

K1

TP1

R30÷R37

BT1

CN1

LD3

LD4

DSW1LD1LD2





JUMPERS

Esistono a bordo della GPC® 150 12 jumpers a cavaliere, con cui é possibile effettuare alcuneselezioni che riguardano il modo di funzionamento della stessa. Di seguito ne é riportato l'elenco,l'ubicazione e la loro funzione nelle varie modalità di connessione.

FIGURA 25: TABELLA RIASSUNTIVA JUMPERS

Nelle sucessive tabelle é riportata una descrizione tabellare delle possibili connessioni dei 12jumpers con la loro relativa funzione. Per riconoscere tali connessioni sulla scheda si facciariferimento alla serigrafia della stessa o alla figura 33 di questo manuale, dove viene riportata lanumerazione dei pin dei jumpers, che coincide con quella utilizzata nella seguente descrizione. Perl'individuazione dei jumpers a bordo della scheda, si utilizzi invece la figura 26. In tutte le seguentitabelle l'* indica la connessione di default, ovvero quella impostata in fase di collaudo, con cui lascheda viene fornita.

JUMPERS N. VIE UTILIZZO

J1 2 Collega il segnale /INT della CPU all'RTC.

J2 3 Seleziona il size per la SRAM di IC8.

J3 2 Collega batteria al Litio di bordo alla circuiteria di back up.

J4 4 Collega i watch dogs al segnale /RESET o al segnale /INT della CPU.

J5 5 Selezione il tipo di dispositivo di IC10.

J6 2 Collega il segnale /NMI della CPU all'allarme del power failure.

J7 3 Seleziona la modalità di RUN/DEBUG

J8 2 Collega il segnale /INT della CPU all'A/D converter.

J9 3Seleziona direzionalità e modalità di attivazione della linea seriale Bin RS 422, RS 485.

J10 3Seleziona tipo di comunicazione seriale per linea seriale B (RS 232,RS 422, RS 485, Current Loop).

J11, J12 2 Collegano la circuiteria di terminazione RS 422, RS 485.





FIGURA 26: DISPOSIZIONE JUMPERS

J1J2J6J4

J3

J7

J8 J12J11 J10

J9

J5





JUMPERS A 2 VIE

FIGURA 27: TABELLA JUMPERS A 2 VIE

* indica la connessione di default, ovvero quella impostata in fase di collaudo, con cui la scheda vienefornita.

JUMPERS CONNESSIONE UTILIZZO DEF.

J1 non connesso Non collega il segnale /INT della CPU alla sezioneRTC.

*

connesso Collega il segnale /INT della CPU alla sezione RTC.

J3 non connesso Non collega batteria BT1 alla circuiteria di back up. *

connesso Collega la batteria BT1 alla circuiteria di back up.

J6 non connesso Non collega il segnale /NMI della CPU alla sezionepower failure.

*

connesso Collega il segnale /NMI della CPU alla sezionepower failure.

J8 non connesso Non collega il segnale /INT della CPU alla sezioneA/D converter.

*

connesso Collega il segnale /INT della CPU alalla sezioneA/D converter.

J11 non connesso Non collega la circuiteria di terminazione eforzatura alla linea seriale B in RS 485 o RS 422.

*

connesso Collega la circuiteria di terminazione e forzatura allalinea seriale B in RS 485 o RS 422.

J12 non connesso Non collega la circuiteria di terminazione eforzatura alla linea seriale B in RS 485 o RS 422.

*

connesso Collega la circuiteria di terminazione e forzatura allalinea seriale B in RS 485 o RS 422.





JUMPERS A 3 VIE


JUMPER A 4 VIE


JUMPER A 5 VIE


JUMPER CONNESSIONE UTILIZZO DEF.

J5 posizione 1-2 e 3-4 Predispone IC10 per EPROM.

posizione 2-3 e 4-5 Predispone IC10 per FLASH EPROM. *

JUMPER CONNESSIONE UTILIZZO DEF.

J4 posizione 1-2 Collega il watch dog interno al segnale /INT dellaCPU.

posizione 2-3 Collega il watch dog interno al segnale di reset.

posizione 3-4 Collega il watch dog esterno al segnale di reset.

non connesso Non collega i watch dogs al reset nè al segnale /INT *

JUMPERS CONNESSIONE UTILIZZO DEF.

J2 posizione 1-2 Predispone IC 8 per 128KBytes di SRAM. *

posizione 2-3 Predispone IC 8 per 512KBytes di SRAM.

J7 posizione 1-2 Seleziona la modalità di RUN, segnalatadall'accensione del LED LD4.

*

posizione 2-3 Seleziona la modalità di DEBUG, segnalatadall'accensione del LED LD3.

J9 posizione 1-2 Predispone la linea seriale B per la comunicazionein RS 485.

posizione 2-3 Predispone la linea seriale B per la comunicazionein RS 422.

*

J10 posizione 1-2 Collega il segnale /RXDB della SIO a bordo dellaCPU alla linea di ricezione del driver RS 232.

*

posizione 2-3 Collega il segnale /RXDB della SIO a bordo dellaCPU alla linea di ricezione dei driver RS 422, RS485 o Currrent Loop.





RESET E WATCH DOG

La scheda GPC® 150 è dotata di due circuiterie di watch dog, una interna alla CPU ed una esterna,molto efficienti e di facile gestione software. Le caratteristiche della circuiteria esterna sono leseguenti:

- funzionamento astabile;- tempo d'intervento di circa 1420 msec;- attivazione via hardware;- retrigger via software;

Nel funzionamento astabile una volta scaduto il tempo d'intervento la circuiteria si attiva, rimaneattiva per il tempo di reset (della durata di 180 msec) e quindi si disattiva nuovamente. L'interventodel watch dog esterno è segnalato dall'accensione del LED LD1.Le caratteristiche della circuiteria interna sono le seguenti:

- funzionamento monostabile;- tempo d’intervento programmabile via software;- attivarazione via software e via hardware;- retrigger via software;

Si ricorda che nel funzionamento monostabile, una volta scaduto il tempo d’intervento, la circuiteriadi Watch Dog si attiva rimanendo attiva fino ad un power on o reset.In corrispondenza dell'attivazione e sucessiva disattivazione del segnale di /RESET la schedariprende l'esecuzione del programma salvato su IC10 (all'indirizzo 0000H), partendo da unacondizione di azzeramento generale.Si ricorda inoltre che il segnale di /RESET generato dalla scheda é riportato anche sul connettore K1(pin 16C) e che tra le sorgenti di reset della GPC® 150, oltre alla circuiteria di watch dog esterna, sonosempre presentile periferiche interne alla CPU, l'RTC, il contatto di reset R.T. (pin 29C di K1), l'A/D converter e la circuiteria di power good.Per quanto riguarda l'operazione di retrigger della circuiteria di watch dog esterna, si facciariferimento al paragrafo “WATCH DOG” del capitolo "DESCRIZIONE SOFTWARE DELLEPERIFERICHE DI BORDO".

BACK UP

La GPC® 150 é provvista di una batteria al litio BT1 che provvede a tamponare le SRAM ed il RTCdi bordo anche in assenza della tensione di alimentazione. Il jumper J3 provvede a collegare o menoquesta batteria in modo da salvaguardarne la durata prima dell'installazione o in tutti i casi in cui ilback up non é necessario. Una seconda batteria esterna può essere collegata alla circuiteria di backup tramite il connettore CN1: quest’ultima non é interessata dalla configurazione del jumper J3 esostituisce a tutti gli effetti la BT1.Per la scelta della batteria esterna di back up seguire le indicazioni del paragrafo “CARATTERISTICHEELETTRICHE”, mentre per la sua individuazione si veda la figura 24.





POWER FAILURE

In abbinamento alla circuiteria di power management gestita dalla CPU della GPC® 150 é inoltredisponibile un'interessante circuiteria di power failure. Quest'ultima, con il jumper J6, può esserecollegata all'interrupt /NMI del microprocessore.La circuiteria si preoccupa di controllare la tensione di alimentazione e quando questa scende alvalore di soglia (52 mV prima dell'intervento del reset), provvede ad attivare l'uscita richiedendol'attenzione della CPU nel caso che J6 sia collegato.Da notare che il tempo che intercorre tra l'attivazione del power failure e quello del reset, varia infunzione del tipo di alimentazione della scheda; questo normalmente é nell'ordine dei 100 µsec,sufficienti solo per eseguire procedure di risposta veloci (ad esempio il salvataggio di un flag nellamemoria tamponata).L'uso classico della circuiteria di power failure é quello di informare la scheda dell'imminente cadutadella tensione di alimentazione, in modo da salvare le necessarie condizioni di stato.

INTERRUPTS

Una caratteristica peculiare della GPC® 150 è la notevole potenza nella gestione delle interruzioni.Di seguito viene riportata una breve descrizione di quali sono i dispositivi che possono generareinterrupts e con quale modalità; per quanto riguarda la gestione di tali interrupts si faccia riferimentoai data sheets del microprocessore oppure all'appendice B di questo manuale.

- ABACO®BUS -> Genera un /NMI sulla CPU, tramite la linea /NMI di K1.Genera un /INT normale, senza rispettare la catena di priorità daisychain, tramite la linea /INT di K1.

- Power failure -> Genera un /NMI sulla CPU, a seconda del collegamentodi J6.

- Real Time Clock -> Genera un /INT normale, senza rispettare la catena di priorità daisychain, a seconda del collegamento diJ1.

- A/D Converter -> Genera un /INT normale, senza rispettare la catena di priorità daisychain, a seconda del collegamento di J8.

- Watch Dog interno -> Genera un /INT normale,senza rispettare ma catena di priorità daisychain,a seconda del collegamento di J4.

- Periferiche della CPU-> Generano un /INT normale o vettorizzato, tenendo conto della catenadi priorità daisy chain le sezioni: CTC, SIO, PIO.

La catena di priorità daisy chain presente sulla scheda è composta solo dalle tre periferiche SIO, PIOe CTC e può essere programmata via software tramite uno dei registri interni al microprocessore. Inquesto modo l’utente ha sempre la possibilità di rispondere in maniera efficace e veloce a qualsiasievento esterno, stabilendo anche la priorità delle varie sorgenti.Per ulteriori informazioni si veda l'appendice B di questo manuale.





COMUNICAZIONE SERIALE

La linea di comunicazione seriale A della scheda GPC® 150 può essere bufferata solo in RS 232,mentre la linea seriale B può essere bufferata in RS 232, RS 422, RS 485 o Current Loop. La selezionedel tipo d’interfacciamento avviene via hardware e viene effettuata tramite un opportuno strippaggiodei jumpers di bordo, come può essere desunto dalla lettura delle precedenti tabelle. Dal punto di vistasoftware sono invece definibili tutti i parametri del protocollo fisico di comunicazione tramite laprogrammazione dei registri interni della CPU.Alcuni componenti necessari per le configurazioni RS 422, RS 485 e Current Loop non sono montatie collaudati sulla scheda in configurazione di default; per questo la prima configurazione della serialeB non in RS 232 deve essere sempre effettuata dai tecnici grifo ®. A questo punto l'utente puòcambiare autonomamente la configurazione seguendo le informazioni sotto riportate:

- LINEA SERIALE B SETTATA IN RS 232 (configurazione default)IC21 = driver MAX 202

J9 = indifferente IC25 = indifferenteJ10 = posizione 1-2 IC26 = indifferenteJ11, J12 = indifferente IC27 = indifferente

IC28 = indifferente

- LINEA SERIALE B SETTATA IN CURRENT LOOP (opzione .CLOOP)IC21 = indifferente

J9 = indifferente IC25 = nessun componenteJ10 = posizione 2-3 IC26 = nessun componenteJ11, J12 = non connessi IC27 = HCPL 4200

IC28 = HCPL 4100

Da ricordare che l'interfaccia seriale in current loop é di tipo passivo e si deve quindi collegareuna linea current loop attiva, ovvero provvista di un proprio alimentatore. L'interfaccia currentloop può essere utilizzata per realizzare sia connessioni punto punto che multipunto con uncollegamento a 4 o 2 fili.

- LINEA SERIALE B SETTATA IN RS 422 (opzione .RS 422)IC21 = indifferente

J9 = posizione 2-3 IC25 = SN 75176 o MAX 483J10 = posizione 2-3 IC26 = SN 75176 o MAX 483J11, J12 = (*1) IC27 = nessun componente

IC28 = nessun componente

Lo stato del segnale /RTSB, gestito via software, consente di abilitare o disabilitare iltrasmettitore come segue:

/RTSB = livello basso = stato logico 0 -> trasmettitore attivo/RTSB = livello alto = stato logico 1 -> trasmettitore disattivo

Per sistemi punto punto, la linea /RTSB può essere mantenuta sempre bassa (trasmettitoresempre attivo), mentre per sistemi multipunto si deve attivare il trasmettitore solo incorrispondenza della trasmissione.





Seriale B in RS 232 Seriale B in Current Loop

Seriale B in RS 422 Seriale B in RS 485

FIGURA 31: DISPOSIZIONE DRIVER PER COMUNICAZIONE SERIALE

HP4100

HP4200

SN75176

SN75176

SN75176

MA

X 2

02





- LINEA SERIALE B SETTATA IN RS 485 (opzione .RS 485)IC21 = indifferente

J9 = posizione 1-2 IC25 = SN 75176 o MAX 483J10 = posizione 2-3 IC26 = nessun componenteJ11, J12 = (*1) IC27 = nessun componente

IC28 = nessun componente

In questa modalità le linee da utilizzare sono i pin 4 e 5 di CN2, che quindi diventano le lineedi trasmissione o ricezione a seconda dello stato del segnale /RTSB, gestito via software, comesegue:

/RTSB = livello basso = stato logico 0 -> linea in trasmissione/RTSB = livello alto = stato logico 1 -> linea in ricezione

Questa comunicazione la si utilizza sia per connessioni punto punto che multipunto con uncollegamento a 2 fili. Sempre in questa modalità é possibile ricevere quanto trasmesso, in mododa fornire al sistema la possibilità di verificare autonomamente la riuscita della trasmissione;infatti in caso di conflitti sulla linea, quanto trasmesso non viene ricevuto correttamente eviceversa.

(*1) Nel caso si utilizzi la linea seriale in RS 422 o RS 485, con i jumpers J11 e J12 é possibileconnettere la circuiteria di terminazione e forzatura sulla linea . Tale circuiteria deve esseresempre presente nel caso di sistemi punto punto, mentre nel caso di sistemi multipunto, deveessere collegata solo sulle schede che risultano essere alla maggior distanza, ovvero ai capidella linea di comunicazione.

In fase di reset o power on, il segnale /RTSB è mantenuto a livello logico alto di conseguenza inseguito ad una di queste fasi il driver RS 485 è in ricezione o il driver di trasmissione RS 422 èdisattivo, in modo da eliminare eventuali conflittualità sulla linea di comunicazione.Per ulteriori informazioni relative alla comunicazione seriale fare riferimento agli esempi dicollegamento delle figure 14÷20 ed all'appendice B di questo manuale.

INGRESSI DI CONFIGURAZIONE

La scheda GPC® 150 è provvista di un Dip Switch ad 8 vie (DSW1) e di 1 jumper (J7), il quale svolgela funzione di RUN/DEBUG, tipicamente utilizzabili per la configurazione del sistema, i cui valorisono sono acquisibili via software. Le applicazioni più immediate possono essere quelle destinateal settaggio delle condizioni di lavoro od alla selezione di parametri relativi al firmware di bordo,come ad esempio: selezione della lingua di rappresentazione, identificazione del sistema all'internodi una rete di comunicazione seriale, selezione della modalità di test o di configurazione, ecc.Le modalità di acquisizione degli ingressi di configurazione sono riportate nel capitolo"DESCRIZIONE SOFTWARE DELLE PERIFERICHE DI BORDO", mentre per una facileindividuazione della loro posizione si vedano le figure 24 e 26.





SELEZIONE MEMORIE

La GPC® 150 può montare fino ad un massimo di 5128K bytes di memoria variamente suddivisa.In particolare per la configurazione seguire le informazioni riportate nella seguente tabella:

FIGURA 32: TABELLA DI SELEZIONE MEMORIE

Tutti i dispositivi sopra descritti devono essere con pin out di tipo JEDEC a parte l'EEPROM serialedi IC19 che deve essere richiesta alla grifo ® in fase di ordine della scheda. Per quanto riguarda lesigle dei vari dispositivi che possono essere montati, fare riferimento alla documentazione della casacostruttrice.Normalmente la GPC® 150 é fornita nella sua configurazione di default con solamente 128K SRAMsu IC8 e 512 bytes di EEPROM su IC19; ogni configurazione diversa può essere autonomamentemontata dall'utente oppure richiesta nella fase di ordine. Sotto sono riportate i codici delle opzionidi memoria disponibili:

.512K -> 512K SRAM

.FS -> 2M FLASH EPROM seriale

.EE08 -> 1K EEPROM seriale



Per ulteriori informazioni e costi delle opzioni, contattare direttamente la grifo ®, mentre per unafacile individuazione dei dispositivi di memoria fare riferimento alla figura 24.

IC DISPOSITIVO DIMENSIONE STRIPPAGGIO

10 EPROM 128K Byte J5 in posizione 1-2, 3-4

EPROM 256K Byte J5 in posizione 1-2, 3-4

EPROM 512K Byte J5 in posizione 1-2, 3-4

FLASH EPROM 128K Byte J5 in posizione 2-3, 4-5

FLASH EPROM 512K Byte J5 in posizione 2-3, 4-5

8 SRAM 128K Byte J2 in posizione 1-2

SRAM 512K Byte J2 in posizione 2-3

13 FLASH EPROM 64K÷2M Byte -

14 FLASH EPROM 64K÷2M Byte -

19 EEPROM 256÷8K Byte -





DESCRIZIONE SOFTWAREDESCRIZIONE SOFTWARE

Questa scheda ha la possibilità di usufruire di una ricca serie di strutture software che consentono diutilizzarne al meglio le caratteristiche. In generale la scheda può utilizzare tutte le risorse softwaredisponibili per il processore montato, ovvero i numerosi pacchetti ideati per lo Z80. Tra questiricordiamo:

GET80Completo programma di EDITOR , Comunicazione e gestione delle Memorie di Massa per le schededella famiglia 80. Questo programma, sviluppato dalla grifo ®, consente di operare in condizioniottimali, tutte le volte che si deve usare il GDOS o la versione per FLASH EPROM FGDOS. Vienefornito in abbinamento all’aquisto di uno dei pacchetti citati e viene personalizzato con il nome edi dati dell’acquirente. Una serie di comodi menù a tendina facilita l’uso del programma, il quale puòfunzionare anche in abbinamento ad un mouse. Il programma, oltre che girare in ambiente MS-DOS,gira tranquillamente anche sulle macchine MACINTOSH in abbinamento al programma SOFT-PC.Viene fornito su dischetti MS-DOS da 3”1/2 con relativa documentazione sul manuale GDOS 80.

GDOS 150Tools di sviluppo completo per le schede della fam. 80. Viene fornito in abbinamento al programmaGET80, per consentire un immediato e pieno utilizzo di questo potente strumento di sviluppo. IlGDOS può essere concettualmente diviso in due distinte strutture. Una struttura lavora essenzialmentesu PC, mantenendo il collegamento con la seconda tramite la linea seriale. La seconda risiede inEPROM ed opera a bordo scheda. La parte a bordo scheda è essenzialmente un potente SistemaOperativo che si preoccupa di eseguire tutte quelle funzioni a più basso livello e nello stesso tempoconsente di poter operare con linguaggi ad Alto Livello direttamente a bordo scheda. L’abbinamentodelle due strutture fa si che la scheda ed il PC si comportino come un’unica macchina. Infatti la schedausa, come se fossero le proprie, le risorse del PC come le Memoria di Massa quali i Floppy-Disk,l’Hard-Disk; la Stampante ecc. Il tutto avviene in modo completamente trasparente per l’utente ilquale usa questo tipo di Macchina Virtuale esattamente come è abituato ad adoperare il suo PC. Moltointeressante è la compatibilità del GDOS con tutti i linguaggi ed i programmi CP/M. Questo significache se l’utente ha dei programmi o dei linguaggi a cui sono legate delle applicazioni o delle suespecifiche conoscenze o altro, può utilizzare tutto quanto ha, virtualmente senza cambiamenti, inmodo immediato sotto GDOS.Il GDOS, oltre ai tipici drivers del PC, gestisce come RAM-Disk e ROM-Disk tutte le risorse dimemoria della scheda, eccedenti i 64KBytes, là dove queste siano presenti. Questo significa che idispositivi di RAM a bordo scheda, che spesso sono Backed tramite batterie, possono essere gestitein modo diretto dai linguaggi ad alto livello, trattando comodamente come Files, le informazioni daarchiviare o ricercare.Il Tools viene fornito in EPROM, in abbinamento al disco in formato MS-DOS del GET80, alcuniesempi di uso e la relativa manualistica sul Sistema Operativo.

FGDOS 150Caratteristiche analoghe al GDOS, con la differenza che è in grado di programmare e cancellare leFLASH-EPROM a bordo scheda, con i programmi generati dall’utente. In questo modo non ènecessario un programmatore di EPROM esterno per congelare il programma. E’ inoltre possibile,tramite un PC Portatile, intervenire direttamente a bordo macchina per cambiare il programma digestione.Il Tools viene fornito in FLASH-EPROM, in abbinamento al disco in formato MS-DOS del GET80,alcuni esempi di uso e la relativa manualistica sul Sistema Operativo.





xGDOS MCI 150Versione del GDOS, o del FGDOS, in grado di gestire, ad alto livello, le schedine di Memory-Cardtipo PCMCIA. In abbinamento alla scheda MCI 64, il Sistema Operativo di bordo gestisce comeRAM-Disk o ROM-Disk le Memory-Card. Questo consente di risolvere rapidamente, e senza crearsiproblemi di gestione software, tutte quelle problematiche di raccolta dati che spesso si incontranonella realizzazione di strutture di Data-Logging, gestendo questi dispositivi sempre con linguaggi adalto livello.Il Tools viene fornito in EPROM od in FLASH-EPROM, a secondo le necessità dell’utente, inabbinamento al disco in formato MS-DOS del GET80, alcuni esempi di uso e la relativa manualisticasul Sistema Operativo.

CBZ-80Completo Compilatore BASIC, per la fam. di CPU Z80 compatibili, in grado di generare un codicemolto compatto e molto veloce. Per poter funzionare ha bisogno di essere usato in abbinamento aduna qualsiasi delle versioni del GDOS. Lo CBZ-80 consente di superare la limitazione dei 64 KBytesindirizzabili dalle CPU della famiglia 80. A questo scopo si utilizza la tecnica del CHAIN, offertadal Sistema Operativo GDOS in abbinamento alle possibilità di RAM-Disk e ROM-Disk offertedalle varie schede del carteggio Abaco®. Usato con il potente Editor incorporato nel programmaGET80, si dispone di un potente strumento di lavoro per generare, con estrema efficienza e comodità,qualsiasi programma applicativo.Il programma viene fornito in EPROM, assieme al sistema operativo della serie GDOS, e su dischettoMS-DOS e con il relativo manuale tecnico ed una serie di esempi.

PASCAL-80Completo e molto efficiente Compilatore PASCAL per la famiglia 80 di CPU. Ha delle caratteristicheoperative analoghe a quelle del Turbo PASCAL Ver.3 della Borland, a cui si fà riferimento perquanto riguarda sia le caratteristiche che la manualistica. Il PASCAL-80 lavora in abbinamento aduna delle varie versioni di Sistema Operativo GDOS. Le modalità di Emulazione Terminale offertadal programma GET80, supportano pienamente il tipico Editor a pieno schermo del PASCAL,compresa la gestione degli attributi. Sfruttando la possibilità di gestione di RAM-Disk e ROM-Disk,offerta dal GDOS, si possono sfruttare appieno le possibilità di OVERLAY del PASCAL persuperare il limite dei 64KBytes di indirizzamento delle CPU della famiglia 80.Il programma viene fornito in EPROM, assieme al sistema operativo della serie GDOS, e su dischettoMS-DOS in abbinamento alle note tecniche e ad una serie di esempi.

RSD 150Questo Tools è un Remote Simbolic Debugger che ha due modalità operative. La prima è unamodalità di debugger in simulazione. La seconda è una modalità di debugger in remoto. In questoultimo caso si riesce ad effettuare il debugger del codice direttamente sulla scheda target. Tramitela linea seriale, si effettuato il Down-Load del programma in HEX e della relativa tabella dei simboli.Fatto il caricamento, è possibile debuggare il codice in modo simbolico, in modalità Step-To-Step,mettere break-point, ecc. con delle caratteristiche di comodità simili a quelle di un In CircuitEmulator. Il programma RSD è in grado di supportare sia il codice Z80 che i codici aggiuntivi delloZ180. Le possibilità di debugger del Tools RSD possono espletarsi sia in abbinamento ad un MacroAssembler come lo ZASM 80, che in abbinamento al C Compiler CC-80. Molto importante è lapossibilità di gestire dei Break-Point software, legati ad una molteplicità di possibilità ed un Break-Point hardware che fa capo al segnale di NMI.Il Tools viene fornito in EPROM e su un dischetto MS-DOS con il relativo manuale tecnico.





ZASM 80Macro Cross-Assembler in grado di lavorare su un qualsiasi PC in ambiente MS-DOS. E’ in gradodi supportare sia il mnemonico dello Z80 che i codici aggiuntivi presenti nello Z180. Il codicegenerato può essere debuggato sia in simulazione sul PC che direttamente sul target, in modalitàremota, utilizzando il comodo tools RSD. Lo ZASM è compatibile con il C Compiler CC-80, di cuiassembla il risultato della compilazione.Il programma viene fornito su dischetto MS-DOS e con il relativo manuale tecnico.

CC 80Compilatore C, ANSI/ISO Standard, completo di Floating-Point, in grado di generare codice perle CPU della famiglia Z80 e Z180. Si abbina al Cross-Assembler ZASM-80 ed al Tools di RemoteSimbolico Debugger, RSD.Il programma viene fornito su dischetto MS-DOS e con il relativo manuale tecnico.

HI TECH 80Cross Compilatore C professionale della Hi-Tech Software. Questo compilatore è estremamenteveloce e genera pochissimo codice. Questo risultato è ottenuto grazie a delle avanzate tecniche diottimizzazione del codice generato, basato su tecniche di Intelligenza Artificiale che gli consentonodi ottenere un codice compatto ed estremamente veloce. Il pacchetto comprende IDE, Compiler,Ottimizzatore del codice, Assembler, Linker, Remote debugger, ecc. Questo tools è Full ANSI/ISO Standard C ed è Full Library Source Code. Una volta fatto il porting del modulo di Remote-Debugger, consente di debuggare il software direttamente nell’hardware in sperimentazione. Questotipo di specializzazione del Remote-Debugger è già disponibile, e viene fornito, per tutte le schededi CPU della grifo ®. Il pacchetto software viene fornito su dischetti da 3”1/2 nel formato MS-DOS,completo di un esauriente manuale.Questa versione supporta le CPU Z80, Z180, 84C011, 84C11, 84C013, 80C13, 80C015, 84C15,64180, NCS800, Z181, Z182.

DDS MICRO CE' un comodo pacchetto software, a basso costo, che tramite un completo I.D.E. permette di utilizzareun editor, un compilatore "C" (integer), un assemblatore, un linker e un remote debugger abbinatoad un monitor. Sono inclusi i sorgenti delle librerie, una serie di utility ed una ricca documentazionesu dischetto da 3”1/2 nel formato MS-DOS.





FIGURA 33: PIANTA COMPONENTI





MAPPAGGI ED INDIRIZZAMENTIMAPPAGGI ED INDIRIZZAMENTI

In questo capitolo ci occuperemo di fornire tutte le informazioni relative all'utilizzo della scheda, dalpunto di vista della programmazione via software. Tra queste si trovano le informazioni riguardantiil mappaggio delle memorie, delle periferiche e di tutte le altre sezioni componenti.

MAPPAGGIO DELLE RISORSE DI BORDO

La gestione delle risorse della scheda è affidata ad una logica di controllo completamente realizzatacon logiche programmabili. Essa si occupa del mappaggio delle zone di SRAM ed EPROM e di tuttele periferiche di bordo.La logica di controllo è realizzata in modo da gestire separatamente il mappaggio delle memorie dibordo ed il mappaggio delle periferiche viste in Input/Output. Complessivamente la CPU Z84C15indirizza direttamente 64K Byte di memoria e 256 indirizzi di I/O, quindi alla logica di controllo èassegnato il compito di allocare lo spazio logico d’indirizzamento delle memorie nello spazio fisicomassimo di 5128K Byte. Questa gestione è effettuata via software tramite la programmazione dellacircuiteria di MMU con cui si può definire quali memorie utilizzare con una suddivisione in pagineda 32K Byte. Per quanto riguarda il mappaggio dell’I/O si deve invece ricordare che la logica dicontrollo provvede naturalmente a non utilizzare le locazioni riservate per le periferiche interne dellaCPU, in modo da evitare ogni problema di conflittualità.Riassumendo i dispositivi mappati sulla scheda sono essenzialmente:

- ABACO® BUS- Fino a 512K Byte di EPROM o FLASH EPROM su IC10- Fino a 512K Byte di SRAM su IC8- Fino a 2048K Byte di FLASH EPROM seriale su IC13- Fino a 2048K Byte di FLASH EPROM seriale su IC14- Fino a 8K Byte di EEPROM seriale su IC19- SIO- CTC- PIO- RTC- A/D Converter- Circuiteria di Memory Management Unit- Dip switch di configurazione DSW1- LED di attività- Circuiterie di Watch Dog

Questi occupano gli indirizzi riportati nei paragrafi seguenti e non possono essere riallocati in nessunaltro indirizzo. In caso di specifiche esigenze in termini di mappaggio, contattare direttamente lagrifo ®.





MAPPAGGIO I/O

Il mappaggio delle periferiche di bordo allocate nello spazio di I/O, è gestito dalla logica di controllodella scheda che provvede ad indirizzare tali dispositivi all’interno dello spazio di I/O delmicroprocessore, che ha una dimensione di 256 indirizzi. Viene di seguito riportato l’indirizzamentodelle periferiche di bordo, comprese quelle interne alla CPU. Per maggior chiarezza si riportano inomi dei registri, i loro indirizzi, il tipo di accesso ed una breve descrizione del loro significato:

FIGURA 34: TABELLA INDIRIZZAMENTO I/O - PARTE 1

DISP. REG. INDIRIZZO R/W SIGNIFICATORTC S1 00H R/W Registro unità secondi

62421 S10 01H R/W Registro decine secondi

MI1 02H R/W Registro unità minuti

MI10 03H R/W Registro decine minutiH1 04H R/W Registro unità ore

H10 05H R/W Registro decine ore; AM/PM

D1 06H R/W Registro unità giornoD10 07H R/W Registro decine giorno

MO1 08H R/W Registro unità mese

MO10 09H R/W Registro decine mese

Y1 0AH R/W Registro unità annoY10 0BH R/W Registro decine anno

W 0CH R/W Registro giorno della settimana

REGD 0DH R/W Registro di stato e controllo DREGE 0EH R/W Registro di stato e controllo E

REGF 0FH R/W Registro di stato e controllo F

CTC CTC0 10H R/W Registro stato dati del canale 0

CTC1 11H R/W Registro stato dati del canale 1



PPI 82C55 PA 14H R/W Registro dati del port A

PB 15H R/W Registro dati del port B

PC 16H R/W Registro dati del port C

RC 17H R/W Registro di controllo e comando

SIO RDA 18H R/W Registro dati della linea seriale A

RSA 19H R/W Registro di stato della linea seriale A

RDB 1AH R/W Registro dati della linea seriale B

RSB 1BH R/W Registro di stato della linea seriale B

PIO PAD 1CH R/W Registro dati del port A

PAS 1DH W Registro di controllo del port A

PBD 1EH R/W Registro dati del port B

PBS 1FH W Registro di controllo del port B





FIGURA 35: TABELLA INDIRIZZAMENTO I/O - PARTE 2

Per quanto riguarda la descrizione del significato dei registri qui sopra riportati, si faccia riferimentoal capitolo successivo “DESCRIZIONE SOFTWARE DELLE PERIFERICHE DI BORDO”.

DISP. REG. INDIRIZZO R/W SIGNIFICATO

A/D IRL0÷7 20H÷2EH (pari) R/W Registro istruzioni low 0÷7 del sequencer

LM12458 IRH0÷7 21H÷2FH(dispari) R/W Registro istruzioni high 0÷7 del sequencer

CNTL 30H R/W Registro di configurazione low

CNTH 31H R/W Registro di configurazione high

INTENL 32H R/W Registro abilitazione interrupt low

INTENH 33H R/W Registro abilitazione interrupt high

INTSTL 34H R Registro di stato interrupt low

INTSTH 35H R Registro di stato interrupt high

TMRL 36H R/W Registro per timer low

TMRH 37H R/W Registro per timer high

FIFOL 38H R Registro per conversioni in FIFO low

FIFOH 39H R Registro per conversioni in FIFO high

LIMSTL 3AH R Registro stato limiti low

LIMSTH 3BH R Registro stato limiti high

ABACO®

BUSBUS 40H÷E7H R/W Indirizzi ABACO® BUS

REG. SCRP EEH R/WRegistro di indirizzamento registri internial microprocessore

INTERNI SCDP EFH R/WRegistro dati per i registri interni almicroprocessore

W.D. WDTMR F0H R/WRegistro programmazione watch doginterno

INTERNO WDTCR F1H W Registro di accesso watch dog interno

INTER. INTPR F4H W Registro di settaggio priorità interrupt

BT1 BAT F8H R Registro acquisizione stato batteria

M. M. U. MEM F8H W Registro di settaggio circuiteria MMU

DSW1 DSW1 FCH R Registro acquisizione Dip Switch

WD. EXT. RWD FCH R Registro retrigger Watch Dog esterno

LD6 LEDW FCH W Registro scrittura stato LED di attività

LEDR F8H R Registro rilettura stato LED di attività

SFLASH SF1 F8H R/W Registro gestione FLASH seriale

SF2 FCH W Registro scrittura dato FLASH seriale





MAPPAGGIO ABACO ® BUS

La logica di controllo della GPC® 150 provvede anche alla gestione dell’ABACO® BUS, definendogli indirizzi in cui tale BUS viene allocato. In particolare,come si può notare dalla tabellaindirizzamento I/O, tale BUS è indirizzato in corrispondenza degli inirizzi 40H÷E7H Un accesso in I/O in un qualsiasi indirizzo compreso in questi range abilta il segnale /IORQ e tuttigli altri segnali di controllo di K1.

MAPPAGGIO MEMORIE

Sulla scheda i 5128K Byte di memoria che possono essere montati sono così allocati:

Fino a 512K Byte di EPROM o 512K Byte di FLASH EPROM allocati nello spazio di memoriaFino a 512K Byte di SRAM allocati nello spazio di memoriaFino a 8K Byte di EEPROM seriale allocati nello spazio di I/OFino a 4MByte di FLASH EPROM seriale suddivisi su due dispositivi da 2MByte massimi ciascuno

La GPC® 150 può indirizzare direttamente un massimo di 64K Byte di memoria che coincide conlo spazio d’indirizzamento logico del microprocessore. Questa capacità di memoria è stata suddivisain due pagine da 32K Byte cadauna: sulla prima può essere allocata sia SRAM che EPROM, mentresulla seconda solo SRAM. La circuiteria di MMU si occupa tramite una semplice gestione software,di dividere lo spazio dei dispositivi fisici allocati in memoria, sempre in pagine da 32K Byte e diallocarle nello spazio direttamente indirizzato dalla CPU. Programmando la circuiteria di MMUtramite l’apposito registro MEM, è quindi possibile indirizzare indirettamente, un’area notevolmentesuperiore a quella supportata direttamente dal microprocessore. Vengono di seguito riportate duefigure che illustrano le possibili configurazioni dei dispositivi allocati nello spazio di memoria, permaggiori informazioni fare riferimento al paragrafo "MEMORY MANAGEMENT UNIT", mentreper una facile individuazione dei dispositivi di memoria fare riferimento alla figura 24.Alcuni pacchetti software, come il GDOS o l'FGDOS, si occupano autonomamente della gestionedella circuiteria di MMU per allocare tutta la memoria fisicamente presente a bordo scheda nellospazio d'indirizzamento del microprocessore, senza interessare direttamente l'utente.

All’atto del power on o del reset, il segnale R/E è settato a 0, quindi la scheda parte con l’esecuzionedel codice posto all’indirizzo logico 0000H della pagina 0 di EPROM o FLASH EPROM di IC 10.





FIGURA 36: MAPPAGGIO DELLE MEMORIE CON R/E=0

0000H

7FFFH

FFFFH

8000H

SRAM

IC 8

SRAM

IC 8

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FIGURA 37: MAPPAGGIO DELLE MEMORIE CON R/E=1

0000H

7FFFH

FFFFH

8000H

SRAM

IC 8

EPROMor

FLASH EPROM

IC 10

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DESCRIZIONE SOFTWARE DELLE PERIFERICHE DI BORDODESCRIZIONE SOFTWARE DELLE PERIFERICHE DI BORDO

Nel paragrafo precedente sono stati riportati gli indirizzi di allocazione di tutte le periferiche e diseguito viene riportata una descrizione dettagliata della funzione e del significato dei relativi registri(al fine di comprendere le successive informazioni, fare sempre riferimento alle tabelle diindirizzamento I/O). Qualora la documentazione riportata fosse insufficiente fare riferimentodirettamente alla documentazione tecnica della casa costruttrice del componente. In questo paragrafoinoltre non vengono descritte le sezioni che fanno parte del microprocessore; per quanto riguarda laprogrammazione di quest'ultime si faccia riferimento all'appendice B di questo manuale. Neiparagrafi successivi si usano le indicazioni D0÷D7 e .0÷7 per fare riferimento ai bits dellacombinazione utilizzata nelle operazioni di I/O ad 8 bits.

MEMORY MANAGEMENT UNIT

L’allocazione dello spazio d’indirizzamento fisico delle memorie che possono essere montate sullaGPC® 150 all’interno dello spazio d’indirizzamento logico del microprocessore, è affidato ad unaefficiente circuiteria di MMU. Tale sezione viene programmata tramite l'apposito registro MEMallocato nello spazio di I/O. Il significato di tale registro è riportato di seguito:

MEM: I bits di tale registro hanno il seguente significato

MEM.7 -> R/E: selettore RAM (D7=1) o EPROM/FLASH EPROM (D7=0),nella pagina bassa (0000H÷7FFFH) dello spazio d'indirizzamentodella CPU

MEM.6 -> A18 x IC10 ed /A18 x IC8MEM.5 -> A17 x IC10 ed /A17 x IC8MEM.4 -> A16 x IC10 ed /A16 x IC8MEM.3 -> A15 x IC10 ed /A15 x IC8MEM.2,1,0-> Vedere paragrafo FLASH EPROM SERIALI

Dove quindi solo i bits D3÷D7 definiscono la pagina di SRAM di IC8 od EPROMoFLASH EPROM di IC10 che deve essere indirizzata.

All’atto del power on o del reset il registro MEM è azzerato (tutti i bits a 0); questo equivale ad unaprogrammazione della sezione di MMU in cui i primi 32K indirizzati dalla CPU coincidono con lapagina 0 di EPROM o FLASH EPROM di IC10 ed i secondi 32K coincidono con la pagina 0 diSRAMdi IC8.Facendo riferimento alle figure 37 e 38 di mappaggio delle memorie, viene riportata in figura 39 unatabella che descrive tutte le possibili configurazioni della sezione MMU.La X indica che lo stato del bit è indifferente per il settaggio che si deve realizzare e può quindiassumere sia lo stato di 0 che di 1, a seconda delle esigenze della circuiteria che gestisce.





FIGURA 38: TABELLA POSSIBILI PROGRAMMAZIONI SEZIONE DI MMU

A/D CONVERTER

Fare riferimento all'appendice B di questo manuale in cui é riportata la descrizione softwaredell'A/D Converter LM 12H458. Qualora queste informazioni fossero ancora insufficienti, fareriferimento alla documentazione tecnica della casa costruttrice.

PAGINA 32K LOW PAGINA 32K HIGH REGISTRO MEM

0: IC10 0: IC8 00000XXXB = 00H1: IC10 0: IC8 00001XXXB = 08H

2:IC10 0: IC8 00010XXXB = 10H3: IC10 0: IC8 00011XXXB = 18H

4: IC10 0: IC8 00100XXXB = 20H5: IC10 0: IC8 00101XXXB = 28H6: IC10 0: IC8 00110XXXB = 30H





1: IC8 0: IC8 10001XXXB = 88H

2: IC8 0: IC8 10010XXXB = 90H3: IC8 0: IC8 10011XXXB = 98H4: IC8 0: IC8 10100XXXB = A0H

5: IC8 0: IC8 10101XXXB = A8H6: IC8 0: IC8 10110XXXB = B0H

7: IC8 0: IC8 10111XXXB = B8H8: IC8 0: IC8 11000XXXB = C0H9: IC8 0: IC8 11001XXXB = C8H

10: IC8 0: IC8 11010XXXB = D0H11: IC8 0: IC8 11011XXXB = D8H

12: IC8 0: IC8 11100XXXB = E0H13: IC8 0: IC8 11101XXXB = E8H14: IC8 0: IC8 11110XXXB = F0H

15: IC8 0: IC8 11111XXXB = F8H





WATCH DOG ESTERNO

Il retrigger della circuiteria di Watch Dog esterno presente sulla GPC® 150, avviene tramite unasemplice operazione di input e/o otput al registro RWD. Affinché la circuiteria di watch dog nonintervenga, é indispensabile retriggerarla ad intervalli regolari di durata inferiore al tempo d'intervento.Se ciò non avviene e tramite il jumper J4 in posizione 3-4 la circuiteria é attivata, una volta scadutoil tempo d'intervento la scheda viene resettata. Il tempo d’intervento è di circa 1,4 sec e nellacondizione di default, la circuiteria é disabilitata. Da ricordare che il dato letto é completamenteininfluente per la circuiteria di watch dog.

EEPROM SERIALE

Per quanto riguarda la gestione del modulo di EEPROM seriale (IC19), si faccia riferimento alladocumentazione specifica del componente. In questo manuale tecnico non viene riportata alcunainformazione software in quanto la modalità di gestione è articolata e prevede una conoscenzaapprofondita del componente e comunque l'utente può usare le apposite procedure ad alto livellofornite nel pacchetto di programmazione. Si ricorda solo che i primi 32 bytes (0÷31) sono riservatie perciò si deve evitare la modifica dei medesimi. La logica di controllo consente la gestione softwaredella EEPROM tramite i segnali /SYNCA, /DTRA e /DTRB della SIO, con le seguenti corrispondenze:

/SYNCA -> linea DATA input (SDA)/DTRB -> linea DATA output (SDA)/DTRA -> linea CLOCK (SCL)

Data l'implementazione hardware della circuiteria di gestione del modulo di EEPROM seriale, siricorda che di tale dispositivo i segnali A0,A1,A2 dello slave address sono tutti posti a 0 logico. Lostato logico 0 dei bit corrisponde allo stato logico basso (=0 V) del relativo segnale, mentre lo statologico 1 dei bit corrisponde allo stato logico alto (=5 V) del segnale.Per ulteriori informazioni sulle modalità di gestione dei segnali della SIO fare riferimento all'appositadocumentazione tecnica dell'appendice B.

STATO DELLA BATTERIA

Lo stato della batteria BT1 presente sulla GPC® 150 può essere acquisito via software, effettuandouna semplice operazione di input all'indirizzo di allocazione del registro BAT ed esaminando il bitD3, che ha la seguente corrispondenza:

BAT.3 = 0 -> batteria scarica (<2,265 V)BAT.3 = 1 -> batteria carica (> 2,265 V)

Per ulteriori informazioni sulla batteria di bordo e della relativa circuiteria di back up fare riferimentoai precedenti appositi paragragfi.





INGRESSI DI CONFIGURAZIONE

La GPC® 150 dispone di 9 ingressi di configurazione settabili dall'utente ed acquisibili via software,con le modalità di seguito riportate.Il Dip Switch DSW1 può essere accquisito effettuando una semplice operazione di input all'indiizzodi allocazione del registr DSW1. La corrispondenza tra i bit del registro e le linee del dip switch èla seguente:

DSW1.7 -> Dip Switch 8DSW1.6 -> Dip Switch 7DSW1.5 -> Dip Switch 6DSW1.4 -> Dip Switch 5DSW1.3 -> Dip Switch 4DSW1.2 -> Dip Switch 3DSW1.1 -> Dip Switch 2DSW1.0 -> Dip Switch 1

La combinazione è in logica negata, ovvero il dip in ON fornisce lo stato logico 0 al corrispondentebit, mentre il dip in OFF fornisce lo stato logico 1.Si ricorda che l'acquisizione dello stato dei Dip Switch implica anche il retrigger del Watch Dogesterno, poichè il registro RWD ed il registro DSW1 sono allocati allo stesso indirizzo di I/O.

Il jumper di configurazione J7 è collegato a lla linea /SYNCBdella SIO a bordo dello Z84C15.Il jumper in posizione 1-2 ornisce lo stato logico 0, mentre il jumper in posizione 2-3fornisce lo statologico 1. Per quanto riguarda le modalità di acquisizione dello stato di /SYNCB, fare riferimentoall'apposita documentazione tecnica dell'appendice B.Il jumper J7 (RUN/DEBUG) svolge la funzione di selettore delle modalità RUN (posizione 1-2) oDEBUG (posizione 2-3), caratteristica di alcuni pacchetti software della grifo ®.

LED DI ATTIVITA'

L logica di controllo consente la gestione software di un LED di attività, chiamato LD6, tramite iregistri LEDR e LEDW, con le seguenti corrispondenze:

LEDW.0 -> pilotaggio LD6LEDR.1 -> lettura stato LD6

L'attivazione avviene effettuando una operazione di output all'indirizzo di allocazione del registroLEDW con il relativo bit settato a 1. Logicamente la disattivazione avviene tramite un'analogaoperazione di output ma con il bit resettato a 0.Lo stato del LED di attività può essere acquisito via software effettuando un'operazione di input sulregistro LEDR ed esaminando il bit 1.Si ricorda che il registro LEDW è allocato allo stesso indirizzo di I/O del registro SF2, quindi ognioperazione di scrittura sui bits di tale registro deve tenere conto della programmazione di quest'altrodispositivo.Il registro LEDW è azzerato (tutti i bits a 0) in fase di reset o power on, di conseguenza in seguitoad una di queste fasi il LED è disattivo.





FLASH EPROM SERIALE

Per quanto riguarda la gestione dei moduli di FLASH EPROM seriale (IC13 e IC14), si facciariferimento alla documentazione specifica del componente. In questo manuale tecnico non vieneriportata alcuna informazione software in quanto la modalità di gestione è articolata e prevede unaconoscenza approfondita del componente e comunque l'utente può usare le apposite procedure adalto livello fornite nel pacchetto di programmazione. La logica di controllo consente la gestionesoftware delle FLASH EPROM serali tramite alcuni bits dei registri SF1 ed SF2, con le seguenticorrispondenze:

REGISTRO SF1 in SCRITTURA

SF1.0 -> linea CLOCKper IC13 e IC14 (SCK)SF1.1 -> segnale abilitazione per IC14 (/CS)SF1.2 -> segnale abilitazione per IC13 (/CS)

REGISTRO SF1 in LETTURA

SF1.0 -> linea dati di IC13 e IC14 in ingresso (SO)

REGISTRO SF2 in SCRITTURA

SF2.7 -> linea dati di IC13 e IC14 in uscita (SI)

Data l'implementazione hardware della circuiteria di gestione dei moduli di FLASH EPROM seriale,si ricorda che di tale dispositivo i segnali /WP e RDY sono tutti posti a 1 logico.Lo stato logico 0 dei bit corrisponde allo stato logico basso (=0 V) del relativo segnale, mentre lo statologico 1 dei bit corrisponde allo stato logico alto (=5 V) del segnale.Si ricorda che i registri SF1e SF2 sono allocati rispettivamente agli stessi indirizzi di I/O dei registriMMU e LEDW, quindi ogni operazione di scrittura sui bits di tali registri deve tenere conto dellaprogrammazione di questi altri dispositivi.All’atto del power on o del reset il registro SF1 e SF2 sono azzerati, quindi entrambe le FLASHEPROM sono disabilitate.

BAUD RATE GENERATOR

La sezione di generazione delle frequenze utilizzate dal SIO per la comunicazione seriale dellascheda è in grado di generare due baud rate completamente separati variabili da un minimo di 600Baud ad un massimo di 115,2K Baud con sette valori intermedi che corrispondono ai baud ratesstandard. La GPC® 150 consente di settare queste velocità di comunicazione tramite semplicioperazioni di output agli indirizzi di allocazione dei registri CTC2 e CTC3. Infatti i timer counter 2e 3 della sezione CTC del microprocessore sono utilizzati rispettivamente come baud rate generatordelle linee seriali A e B.Affinché i canali del CTC operino come baud rate generator é necessario programmarli opportunamentecome di seguito descritto:- Fornire un comando di reset di canale = operazione di output sul registro CTCn con il dato 03H.- Fornire una parola di controllo canale che: disabiliti l'interrupt, selezioni il counter mode, scelgaun fronte di discesa e carichi una costante di tempo = operazione di output sul registro CTCn con





il dato 45H.- Caricare una costante di tempo relativa al baud rate utilizzato = operazione di output sul registroCTCn con il dato prelevato dalla seguente tabella a seconda del baud rate desiderato.

Tutti i canali del CTC sono disattivati a seguito di una fase di reset o power on, di conseguenzaentrambe le sezioni di baud rate generator in queste condizioni, sono a loro volta disattive.Per maggiori informazioni relative alla programmazione dei canali CTC, fare riferimento all’appositadocumentazione tecnica dell’appendice B.

FIGURA 39: TABELLA VALORI PER PROGRAMMAZIONE BAUD RATE

REAL TIME CLOCK

Questa periferica è vista in 16 locazioni di I/O consecutive di cui 3 di stato e le rimanenti 13 per i dati.I registri dati sono utilizzati sia per operazioni di input (acquisizione dell'orario attuale) che di output(per l'inizializzazione dell'orologio) così come i registri di stato i quali sono utilizzati in scrittura (perla programmazione del modo di funzionamento dell'orologio) ed in lettura (per determinare lo statodell'orologio). Per quanto riguarda il significato dei registri dati vale la corrispondenza:

S1 - Unità dei secondi - 4 bit meno significativi: S1.3÷S1.0S10 - Decine dei secondi - 3 bit meno significativi: S10.2÷S10.0MI1 - Unità dei minuti - 4 bit meno significativi: M1.3÷MI1.0MI10 - Decine dei minuti - 3 bit meno significativi: MI10.2÷MI10.0H1 - Unità delle ore - 4 bit meno significativi: H1.3÷H1.0H10 - Decine delle ore - 2 bit meno significativi: H10.1÷H10.0

Il terzo bit di tale registro, H10.2, indica l'AM/PMD1 - Unità del giorno - 4 bit meno significativi: D1.3÷D1.0D10 - Decine del giorno - 2 bit meno significativi: D10.1÷D10.0MO1 - Unità del mese - 4 bit meno significativi: MO1.3÷MO1.0MO10 - Decine del mese - 1 bit meno significativo: MO10.0Y1 - Unità dell'anno - 4 bit meno significativi: Y1.3÷Y1.0Y10 - Decine dell'anno - 4 bit meno significativi: Y10.3÷Y10.0W - Giorno della settimana - 3 bit meno significativi: W.2÷W.0Per quest'ultimo registro vale la corrispondenza: W.2 W.1 W.0 Giorno della settimana

0 0 0 Domenica

BAUD RATE VALORE COSTANTE DI TEMPO

600 Baud C0H1200 Baud 60H

2400 Baud 30H4800 Baud 18H9600 Baud 0CH

19200 Baud 06H38400 Baud 03H576000 Baud 02H

115200 Baud 01H





0 0 1 Lunediì0 1 0 Martedì0 1 1 Mercoledì1 0 0 Giovedì1 0 1 Venerdì1 1 0 Sabato

I tre registri di controllo sono invece utilizzati come segue:

D7 D6 D5 D4 D3 D2 D1 D0REGD = NU NU NU NU 30S IF B Hdove:NU = Non usato30S = Se attivo (1) permette di effettuare una correzione di 30 secondi dell'orario. Una volta

settato i secondi del RTC vengono azzerati ed i minuti incrementati se il precedentevalore dei secondi era superiore o uguale a 30.

IF = Gestisce lo stato d'interrupt del RTC. In lettura riporta lo stato attuale d'interrupt(1=attivo e viceversa), mentre se resettato con una scrittura determina la fine interrupt,quando il RTC lavora in interrupt mode.

B = Indica se possono essere effettuate operazioni di lettura/scrittura dei registri:1 -> operazioni impossibili e viceversa.

H = Se attivo (1) effettua la memorizzazione dell'orario fissato.

D7 D6 D5 D4 D3 D2 D1 D0REGE = NU NU NU NU T1 T0 I Mdove:NU = Non usato.T1 T0 = Determinano la durata del periodo di interrupt 0 0 -> 1/64 secondo 0 1 -> 1 secondo 1 0 -> 1 minuto 1 1 -> 1 oraI = Determina modalità di gestione interrupt: se settato seleziona l'interrupt mode in cui

l'interrupt si attiva allo scadere del periodo programmato e si disattiva con un reset delbit IF del registro D; se resettato seleziona lo standard mode in cui l'interrupt si attivaallo scadere del periodo programmato e si disattiva autonomamente dopo 7,8 msec.

M = Se settato disabilita il pin di interrupt del RTC e viceversa.

D7 D6 D5 D4 D3 D2 D1 D0REGF = NU NU NU NU T 24/12 S Rdove:NU = Non usato.T = Stabilisce da quale contatore interno prelevare il segnale di conteggio:

1 -> contatore principale (conteggio veloce per test);0 -> 15° contatore (conteggio normale).

24/12 = Stabilisce il modo di conteggio delle ore:1 -> 0÷23;0 -> 0÷11 con AM/PM.

S = Se settato provoca l'arresto dell'avanzamento dell'orologio fino alla sucessivaabilitazione.





R = Se settato (1) provoca il reset di tutti i contatori interni.Dopo un reset o power on il real time clock non viene inizializzato in modo da garantire il correttomantenimento dei suoi dati anche dopo uno spegnimento od un azzeramento, assicurato dall'eventualecircuiteria di back up.

PPI 82C55

Questa periferica è vista in 4 registri: uno di stato (RC) e tre dei dati (PA, PB, PC) con cui si effettuala programmazione ed il comando della stessa. I registri dati sono utilizzati sia per operazioni di input(acquisizione linee dei port) che per quelle di output (settaggio linee dei port) ed ognuno di tali registririporta i dati di I/O del corrispondente port. La periferica può operare in tre modi diversi:

MODO 0 = Prevede due port bidirezionali da 8 bit (A,B) e due port bidirezionali da 4 bit (C LOW,C HIGH); gli ingressi non sono latchati, mentre le uscite lo sono; nessun segnale di handshaking.

MODO 1 = Prevede due port da 12 bit (A+C LOW, B+C HIGH) dove gli 8 bit dei port A e Bcostituiscono le linee di I/O, mentre i 4 bit del port C costituiscono le linee di handshaking. Gliingressi e le uscite sono latchati.

MODO 2 = Prevede un port da 13 bit (A+C3-7) dove gli 8 bit del port A costituiscono le linee di I/O, mentre i rimanenti 5 bit del port C costituiscono le linee di controllo. Un port da 11 bit (B+ C0-2) dove gli 8 bit del port B costituiscono le linee di I/O ed i rimanenti 3 bit del port C costituisconole linee di controllo. Sia gli ingressi che le uscite sono latchate.

La programmazione della periferica avviene scrivendo un byte nel registro di controllo RC, settandogli 8 bits del dato scritto con la seguente corrispondenza:

D7 D6 D5 D4 D3 D2 D1 D0RC = SF M1 M2 A CH M3 B CLdove:SF = Se attivo (1) abilita il comando della perifericaM1 M2 = Selezionano il modo di funzionamento 0 0 = Selezione del modo 0 0 1 = Selezione del modo 1 1 X = Selezione del modo 2A = Se attivo (1) setta il port A in input e viceversaCH = Se attivo setta il nibble più significativo del port C in input e viceversaM3 = Se attivo (1) seleziona modo 1, viceversa seleziona modo 0B = Se attivo setta il port B in input e viceversaCL = Se attivo setta il nibble meno significativo del port C in input e viceversa.

Dopo una fase di reset o di power on il PPI 82C55 viene settato in modo 0 con tutti i port settati ininput.

PERIFERICHE INTERNE DELLA CPU

Fare riferimento all’apposita documentazione tecnica dell’appendice B.





SCHEDE ESTERNESCHEDE ESTERNE

La scheda GPC® 150 si interfaccia a buona parte dei moduli della serie BLOCK e di interfacciautente. Le risorse di bordo possono essere facilmente aumentate collegando la GPC® 150 allenumerose schede periferiche del carteggio grifo ® tramite l'ABACO® BUS. Anche schede in formatoblock con ABACO® I/O BUS possono essere collegate, sfruttando gli appositi mother boards. Atitolo di esempio ne riportiamo un elenco con una breve descrizione delle carratteristiche di massima,per maggiori informazioni, richiedere la documentazione specifica:

KDL X24 - KDF 224Keyboard Display LCD 2,4 righe 24 tasti - Keyboard Display Fluorescent 2 righe 24 tasti

Interfaccia tra 16 I/O TTL su connettore normalizzato I/O ABACO ® a 20 vie e tastiera a matriceesterna da 24 tasti; display alfanumerico fluorescente 20x 2 o LCD 20x2, 20x4 retroilluminato aLEDs. Predisposizione per collegamento a tastiera telefonica.

QTP 24PQuick Terminal Panel 24 tasti con interfaccia Parallela

Interfaccia operatore provvista di display alfanumerico fluorescente 20x 2 o LCD 20x2, 20x4retroilluminato a LEDs; tastiera a membrana da 24 tasti di cui 12 configurabili dall’utente; 16 LEDsdi stato; alimentatore a bordo scheda in grado di pilotare anche carichi esterni; interdaccia parallelabasata su 16 I/O TTL di un connettore normalizzato I/O ABACO® a 20 vie. Tasti ed etichettepersonalizzabili tramite serigrafie da inserire in apposite tasche; opzione di contenitore metallico.

QTP G28Quick Terminal Panel 28 tasti con LCD grafico

Interfaccia operatore provvista di display LCD grafico da 240x128 pixel retroilluminato conlampada a catodo freddo; tastiera a membrana da 28 tasti di cui 6 configurabili dall'utente; 16 LEDsdi stato; alimentatore a bordo scheda; interdaccia seriale in RS 232, RS 422-485 o current loop; lineaseriale ausiliaria in RS 232. Tasti ed etichette personalizzabili dall'utente tramite serigrafie dainserire in apposite tasche; contenitore metallico e plastico; EEPROM di set up; 256K EPROM oFLASH; Real Time Clock; 128K RAM; buzzer. Firmware di gestione che svolge funzione diterminale con primitive grafiche.

MB8 01Mother Board 8 slots ABACO®

Mother Board con 8 slots del BUS industriale ABACO ®; passo 5 TE; connettori normalizzati dialimentazione e di servizio; tasto di reset; 3 LEDs per le alimentazioni; foratura per aggancio ai rack.

SPB 04Switch Power Bus mother board 4 slots ABACO®

Mother Board con 4 slots del BUS industriale ABACO®; 1 slot per alimentatore; passo 5 TE;connettori normalizzati di alimentazione; tasto di reset; foratura per aggancio ai rack.

ABB 05Abaco® Block BUS 5 slots

Mother board ABACO® da 5 slots; passo 4 TE; guidaschede; connettori normalizzati di alimentazione;tasto di reset; LEDs per alimentazioni; interfaccia ABACO® I/O BUS; sezione alimentatrice per +5Vdc; sezione alimentatrice per +V Opto; sezioni alimentatrici galvanicamente isolate; tre tipi dialimentazione: da rete, bassa tensione o stabilizzata. Attacco rapido per guide Ω.





FIGURA 40: SCHEMA DELLE POSSIBILI CONNESSIONI

FBC 116NCS 01

ANY CPU TYPEGPC® 552GPC®15Retc..............

RS 232, RS 422, RS 485, current loop serial lines

PC orMacintosh PLC

QTP 24etc.

2 COUNTERSor

2 TIMERS12 Bits+SignAnalog voltage

inputs:0÷2.490V,0÷5.000 V0÷20 mA, 4÷20 mA

VA

ANY MOTHER BOARD TYPE WITH ABACO ® BUS

CI/O

R16

RK

D L

T

LAD

15

IPC

52

ANYI/O

TYPE

POWERSUPPLY+5VdcONLY

40 DIGITAL TTL I/O LINES direct to XBI 01, OBI 01, RBO 08, etc...

OPTO RELAY TRANSISTOR COUPLED

EXTERNALLITIUM

BATTERY 3,6 Vfor Back up

+ -

PRINTER MEMORYCARD

QTP xxP

DIGITAL I/O INTERFACES:

CURRENT to VOLTAGE

CONVERTER with

8 A-V modules





IAC 01Interface Adapter Centronics

Interfaccia tra 16 I/O TTL su connettore normalizzato I/O ABACO® a 20 vie e connettore a vaschettaD 25 vie femmina con pin out standard Centronics per la gestione di una stampante parallela.

OBI N8 - OBI P8Opto BLOCK Input NPN-PNP

Interfaccia per 8 input optoisolati e visualizzati tipo NPN, PNP, connettore a morsettiera, connettorenormalizzato I/O ABACO ® a 20 vie; sezione alimentatrice; attacco rapido per guide DIN 46277-1 e 3.

TBO 01 - TBO 08Transistor BLOCK Output

Interfaccia per 16 connettore normalizzato I/O ABACO® a 20 vie; 16 o 8 output a transistor in OpenCollector da 45 Vcc 3 A su connettore a morsettiera. Uscite optoisolate e visualizzate; attacco rapidoper guide DIN 6277-1 e 3.

RBO 08 - RBO 16Relé BLOCK Output

Interfaccia per connettore normalizzato I/O ABACO® a 20 vie; 8 o 16 output visualizzati con reléda 3 A con MOV; connettore a morsettiera; attacco rapido per guide DIN 46277-1 e 3.

FBC 20 - FBC 120Flat Block Contact 20 vie

Interfaccia tra 2 o 1 connettori a perforazione di isolante (scatolino da 20 vie maschi) e la filatura dacampo (morsettiere a rapida estrazione). Attacco rapido per guide tipo DIN 46277-1 e 3.

DEB 01Didactis Experimental Board

Scheda di supportro per l’utilizzo di 16 linee di I/O TTL. Comprende: 16 tasti; 16 LED; 4 digits;tastiera a matrice da 16 tasti; interfaccia per stampante Centronics, dislay LCD, display Fluorescente,connettore I/O GPC® 68; collegamento con il campo.

XBI 01miXed BLOCK Input Output

Interfaccia tra 8 input + 8 output TTL (connettore normalizzato I/O ABACO ® a 20 vie), con 8 outputa transistor in Open Collector da 45 Vcc 3 A + 8 input con filtro a Pi-Greco (connettore a morsettiera).I/O optoisolati e visualizzati; attacco rapido per guide DIN 46277-1 e 3.

MCI 64Memory Cards Interfaces 64 MBytes

Interfaccia per la gestione di Memory cards PCMCIA a 68 pins tramite un connettore normalizzatoI/O ABACO®; sono disponibili driver per linguaggi ad alto livello.

DAC 16Digital to Analog Converter 16 bits

2 D/A converter da 16 bit galvanicamente isolati; visualizzazione dati programmati; uscita ±10 Vcc;taratura offset e guadagno. BUS a 8 bit; indirizzamento normale.





UCC A2UART Comunication Card

2 indipendenti linee seriali in RS 232, RS 422, RS 485 o current loop. Per ogni linea: buffer di 3caratteri; comunicazione gestita dall'UART SCC 85C30; baud rate (da 50 a 115K baud), parità, stopbit e lunghezza dato programmabili via software; 4 dip switch. BUS a 8 bit; indirizzamento normale.

CI/O R1616 Coupled Input Output Relé

16 ingressi optoisolati con filtro a Pi-Greco; tensione nominale di ingresso 24 Vcc. 16 output amicrorelé da 1 A con soppressori di disturbi tipo MOV da 24 Vca. I/O visualizzati tramite LED; BUSa 8 bit; indirizzamento normale.

PCI 01Peripheral Coupled Input

32 ingressi optoisolati con filtro a Pi-Greco; tensione nominale di ingresso 24 Vcc; ingressivisualizzati tramite LEDs; BUS a 8 o 16 bits; indirizzamento normale.

PCO 01Peripheral Coupled Output

32 uscite a transistor in Open Collector da 45 Vcc, 500 mA, su connettore standardizzato. Usciteoptoisolate e visualizzate tramite LEDs; unica tensione di alimentazione; BUS a 8 o 16 bits;indirizzamento normale.

IPC 52Intelligent Peripheral Controller

Scheda periferica intelligente in grado di acquisire 24 segnali analogici generati da trasduttori dacampo; 8 ingressi per PT 100, PT 1000; 8 ingressi per termocoppie J,K,S,T; 8 ingressi per segnaliin tensione ±2 V o corrente 0÷20 mA; interrogazione tramite BUS ABACO® o tramite linea serialein RS 232, RS 422-485 o current loop; 16 linee di I/O TTL; risoluzione di 16 bit più segno; 0,1 °Cdi precisione; 5 acquisizioni al secondo; funzionamento come data logher.

RKD LTRemote Keyboard Display LCD Toshiba e Fluorescent FUTABA

Terminale intelligente con interfacciamento seriale (RS 232, RS 422-485, current loop) o parallelo(BUS ABACO®). Gestisce tastiera a matrice da 56 tasti; display fluorescenti FUTABA e/o LCDTOSHIBA; buzzer; 8 LEDs di segnalazione; EEPROM di configurazione.

JMS 34Jumbo Multifunction Support per controllo assi

Scheda periferica per il controllo assi. 3 ingressi optoisolati per l'acquisizione di encoder incrementalibidirezionali; gestione tacca di zero. 4 canali di D/A converter da 12 bits; range di uscita ±10 V. 8ingressi optoisolati NPN. 8 uscite a transistor in Open Collector da 45 Vcc, 500 mA. Tutte le lineedi I/O visualizzate tramite LEDs; BUS a 8 bit; indirizzamento esteso.

SBP 01Switch BLOCK Power

Alimentatore switching in grado di generare tensioni da -12 a +40 Vdc e correnti fino a 4 A; ingressoda 12 a 26 Vac; ingresso per batteria di back up; uscita di power good; connettori a morsettiera arapida estrazione; montaggio su guide ad Ω.





BIBLIOGRAFIABIBLIOGRAFIA

E’ riportato di seguito, un elenco di manuali e note tecniche, a cui l'utente può fare riferimento peravere maggiori chiarimenti, sui vari componenti montati a bordo della scheda GPC® 188F.

Manuale TEXAS INSTRUMENTS: The TTL Data Book - SN54/74 FamiliesManuale TEXAS INSTRUMENTS: RS-422 and RS-485 Interface Circuits

Manuale HEWLETT PACKARD: Optoelectronics Designer’s Catalog

Manuale NEC: Microprocessors and Peripherals - Volume 3Manuale NEC: Memory Products

Manuale AMD Flash Memory Products

Manuale SGS-THOMSON: Programmable Logic Manual GAL Products

Manuale MAXIM: New Releases Data Book - Volume IVManuale MAXIM: New Releases Data Book - Volume V

Manuale XICOR: Data Book

Manuale ZILOG: Z80 Microprocessor Family User's Manual

Manuale NATIONAL SEMICONDUCTOR: LM12458 12-Bit + Sign Data Acquisition System

Documentazione SEIKO EPSON: RTC-62421Real Time Clock module

Manuale ATMEL: Serial Data FLASH

Per avere tutti gli aggiornamenti di tali manuali e di tutti i data-sheet fare riferimento anche ai sitiINTERNET delle case madri costruttrici.




Pagina A-1 GPC® 150 Rel. 3.00

APPENDICE A: SCHEMI ELETTRICIAPPENDICE A: SCHEMI ELETTRICI

In questa appendice sono disponibili gli schemi elettrici delle interfaccie per la GPC® 150 piùfrequentemente utilizzate. Tutte queste interfaccie possono essere prodotte autonomamente dall'utentementre solo alcune di esse sono schede grifo ® standard e possono quindi essere ordinate.

FIGURA A1: SCHEMA ELETTRICO IAC 01

A

A

B

B

C

C

D

D

1 1

2 2

3 3

4 4

5 5

grifo ®Title:

Date:

Page : of

Rel.

D2D3D4D5D6D7D8/ACKBUSYPESELECT/AUTOLF

/STROBED1

/FAULT/RESETMODE

13-11-98 1.1

IAC 01

1 1

1521436587121011916201314191817

CN220 pin Low-Profile Male

123456789

10111213141516171819202122232425

CN1

25 pin D-Type Female

C11

2,2 nF

C10 2,2 nF

C9

2,2 nF

C8 2,2 nF

C7

2,2 nF

C6 2,2 nF

C5

2,2 nF

C4 2,2 nF

C3

2,2 nF

C2

100 nF

+

C1

22 µF 6,3V

RR14,7 KΩ 9+1

+5V

P1.4

P1.5

P1.6

P1.7

P0.7P0.6P0.5P0.4P0.3P0.2

P0.0P0.1

P1.3P1.2

P1.1

P1.0

+5VGND





FIGURA A2: SCHEMA ELETTRICO KDX X24

A

A

B

B

C

C

1 1

2 2

3 3

4 4

5 5

grifo ®Title:

Date:

Page : of

Rel.22-07-1998

LCD20x2 LCD20x4 Futaba VFD R1= 0Ω N.M. N.M.R2= N.M. N.M. N.M.R3= 18Ω 12Ω N.M.R4= 18Ω 12Ω N.M.R5= N.M. N.M. N.M.R6= 470ΩR7= 470ΩR8= 470ΩR9= 470ΩRR1= 22KΩ 9+1 SIPRR2= 22KΩ 9+1 SIPRV1= 10KΩ trimmerC1= 100nFC2= 22µF 6,3V TantaliumC3= 100nFC4= 100nFC5= 22µF 6,3V TantaliumCN1= 2 pins mini male connectorCN2= 10 pins male stripCN3= 20 pins male low profile c connectorCN4= LCD L214 (20x4)CN5= Futaba VFD20x2CN6= LCD L2012 (20x2)IC1= 7407J1= 2 pins female jumper

+VLED

VFD FUTABAI/O 20 pins

11

1.2

External Keyboard 4x6

CR

LCD 20x2 LCD 20x4

PA.7PA.6PA.5PA.4PA.3PA.2PA.1PA.0

PC.2PC.1PC.0PC.3PC.4

+5VGND

N.C.N.C.

PC.5PC.6PC.7

G K7 4 1A

LH2580

MI369

NJCDEF

KDL/F-2/424

7

CN3

8

RR1

563412

1

CN5

3579

1 11 31 5

1 31 21 11 0987

1 31 61 5

1 1

1 81 7

1 29

1 4

1 0

1 8 654

654

1 72 0

1 6

1 41 0

42

821

1 6

3

21

1 6

1 51 5

3

J1

C1

C4+ C5

R1

R2

R3

R4

R5

RV1

RR2

6

+C2

1 2

R6

R7

R9

R8

4

CN2

3

2

1

8 7 6 5 9 1 0

C3

+5V

+5V

+5V

+5V

1 92 0

+5V

12

CN1

7407

2 4 6 8 1 0 1 2

1 3 5 9 1 1 1 3

1 4

7 IC1

1 4

CN6

1 31 21 11 0

987

1 4

CN4

RR2

/BUSY

EER/WR/WRSRS

GND

Contrast

+5V

/SEL

/WR

TEST

D6D6

D5

D5

D5

D4

D4

D4

D3

D3

D3

D1

D1

D1

D0

D0

D0

D7D7

D2

D2

D2





FIGURA A3: SCHEMA ELETTRICO QTP 16P

A

A

B

B

C

C

1 1

2 2

3 3

4 4

5 5

grifo ®Title:

Date:

Page : of

Rel.

1 2 3 4 5 6 7 8

1 2 3 A4 5 6 B7 8 9 C* 0 # D1 2 3 4

5

6

78

1.2

Standard I/O 20 p in connector DISPLAY 4x20DISPLAY 2x20

Keyboard connector

DC Power supply

AC Power supply

OPTIONAL

MatrixKeyboard 4x4

* 7

#

A

28

1

B

39

5

C

4

0

D

6


PC.2PC.1PC.0PC.3

+5VGND

N.C.N.C.

PC.4PC.5PC.6PC.7

QTP 16P

1 1

22-07-1998

7

CN4

8

RR1

563412

1 4

CN1

1 31 21 11 0

987

1 31 61 5

1 81 7

1 11 29

1 4

1 0

654

654

21

1 6

3

21

1 51 5

3

C1

R7

R6

R5

R4

4

CN3

3

3

2

8 7 6 5

C5

+5V

+5V

+5V

1 92 0

+5V

J1

1 0987

1 3

RR2

R1

R2

R3

+5V

C2

1 21 1

RR2

+5V

1

2

A

B

3

CN5

4

+-

~

~

PD1

C3+

C4 C6+

C9 C8+

C7

TZ1

L1

A

B

1 4

CN2

RV1

1 6

SN7407

2 4 6 8 1 0 1 2

1 3 5 9 1 1 1 3

1 4

7

+5V

SWITCHING

REGOLATOR

D6D7

R/W R/WRS RS

Contrast

E E

D0

D0D0

D2.

D2D2

D1

D1D1

D3

D3D3D4D5





FIGURA A4: SCHEMA ELETTRICO QTP 24P - PARTE 1

A

A

B

B

C

C

1 1

2 2

3 3

4 4

5 5

grifo ®Title:

Date:

Page : of

Rel.

1 2 3 4

5 6 7 8

9 0ESC ENTER

QTP 24

ALD5

BLD6

CLD7

DLD8

ELD9

FLD10

GLD11

HLD12

ILD13

JLD14

KLD15

LLD16

LD1

LD2

LD3

LD4

1.2

I/O 20 p ins VFD FUTABA

QTP 24 keyboard 4x6

L

K

J

AEI281

BF395

CG

H

40Esc

D6Enter7

LCD 20x4LCD 20x2


PC.2PC.1PC.0PC.3PC.4

+5VGND

N.C.N.C.

PC.4

PC.5PC.6PC.7

QTP 24P

1 2

22-07-1998

7

CN2

8

RR1

563412

1

CN5

3579

1 11 31 5

1 4

CN6

1 31 21 11 0

987

1 31 61 5

1 1

1 81 7

1 1

1 29

1 4

1 0

1 8 654

654

2 0

1 6

1 41 0

4

821

1 6

3

21

1 51 5

3

C9

C13+

C12

R7

R6

R5

RV1

RR2

+C10

1 2

R8

R9

R10

R11

1 0

CN3

9

8

7

6 5 4 3 2 1

C3

+5V

+5V

+5V

+5V

1 92 0

+5V

7407

8 6 1 0 4 1 2 2

9 5 1 1 3 1 3 1

1 4

7 IC3

1 4

CN4

1 7

J1

6

2

RR2

J2

1 21 11 0

987

1 3

1 6

D6D7

/BUSY

EE

CLK

/WRRSRS

Contrast

+VLED

/SEL

TEST

D0

Col.6

Col.6

D1

Col.4

Col.4

Col.5

Col.5

D2D3

Col3

D4

Col.2

Col.2

D5

Col.1

Col.1

SD

R/W R/W

Metal Panel

Col.3





FIGURA A5: SCHEMA ELETTRICO QTP 24P - PARTE 2

A

A

B

B

C

C

1 1

2 2

3 3

4 4

5 5

grifo ®Title:

Date:

Page : of

Rel.

22

1.2

QTP 24P

22-07-1998

LD1

LD2

LD3

LD4

LD5

LD16

LD15

LD14

LD13

LD12

LD11

LD10

LD9

LD8

LD7

LD6

D4 D3+5V

R3R4

R1

+5V

C2

+5V

C4

3

CN1

4

8÷24Vac

PD1

+ C8+ C7

+C11

+C5

+5V

16

15

1

13

14

12

11

10

9

8

7

6

5

4

3

2

28

27

26

25

2423222120191817

M 5 4 8 0

IC2SWITCHING

REGOLATOR

IC1

CLK

SD





FIGURA A6: SCHEMA ELETTRICO SPA 01

A

A

B

B

C

C

D

D

E

E

1 1

2 2

3 3

4 4

5 5

6 6

7 7

grifo ®Title:

Date:

Page : of

Rel.16 /11 /1998

ABACO® BUS

J4 POS:

1 - 9 -> 1 WAIT2 - 10 -> 2 WAIT3 - 11 -> 3 WAIT4 - 12 -> 4 WAIT5 - 13 -> 5 WAIT6 - 14 -> 6 WAIT7 - 15 -> 7 WAIT8 - 16 -> 8 WAIT

13c

15c18c..22c24c..29c19a..29a

3c..8c

30a

30c

14c

9a

17a18a

13a

23c

11c12c

9c

16c

11a

17c

12a

14a15a16a

10c

32c32a

31c31a

1c1a

2c2a

10a

8a7a6a5a4a3a

SPA-01

1 1

1.0

98765432

RR1

45J3

362718

+5V

23456789

RR2

+5V

12345678

DIP1/ G

P0

P1

P2

P3P4

P5

P6

P7

/P=Q

Q0

Q1

Q2

Q3Q4

Q5

Q6

Q7

1

2

4

6

811

13

15

17

19

3

5

7

912

14

16

18

74HCT688

IC2

/ G 1 / G 2

A 1A 2A 3A 4A 5A 6A 7A 8

Y1Y2Y3Y4Y5Y6Y7Y8

1 19

23456789

1817161514131211

74HCT541

IC1

S

CLK

D

R

Q

/ Q

4

3

2

1

5

6

74HCT74

aIC7

+5V

1 9J4

2 103 114 125 136 147 158 16

23456789

RR3

+5V

DG1

1J2

/CLR

CLK

A

B

QAQBQCQDQEQFQGQH

9

8

1

2

345610111213

74HCT164

IC6

15 14

IC4

4 5

IC4

6 7

IC4

1312

IC4

1

23

IC4

11

109

IC4

R3

L1

+C7

+C2

+C3

+

C1

C4 C5 C6 C8 C9 C10 C11

+5V

10RR1

10

RR2

10

RR3

10

RR4

+5V

R2 R1

L2L3

J1

+5V

/ G 1 / G 2

A 1A 2A 3A 4A 5A 6A 7A 8

Y1Y2Y3Y4Y5Y6Y7Y8

1 19

23456789

1817161514131211

74HCT541

IC3

/ GDIR

A 1A 2A 3A 4A 5A 6A 7A 8

B1B2B3B4B5B6B7B8

191

23456789

1817161514131211

74LS245

IC5

23456789

RR4

S

CLK

D

R

Q

/ Q

10

11

12

13

9

8

74HCT74

bIC7

A4B

/WAIT

A

+5V+5V

A7BA6BA5B

A3BA2BA1BA0B A0

A1A2A3A4A5A6A7

/M1CK

D7BD6BD5BD4BD3BD2BD1BD0B

/SEL

RS

/RS

4929

4929

+12V+12V-12V-12V

GNDGND

C

CCC

C

K1

CLK

/RESET/BUSAK

/RD/RD/IORQ/MREQ

/BA/WR

/WR

/MR

D7D6D5D4D3D2D1D0




Pagina B-1 GPC® 150 Rel. 3.00

APPENDICE B: DESCRIZIONE COMPONENTI DI BORDOAPPENDICE B: DESCRIZIONE COMPONENTI DI BORDO

CPU Z84C15





A/D CONVERTER LM 12H458

LM12454/LM12458/LM12H45812-Bit + Sign Data Acquisition System withSelf-CalibrationGeneral DescriptionThe LM12454, LM12458, and LM12H458 are highly inte-grated Data Acquisition Systems. Operating on just 5V, theycombine a fully-differential self-calibrating (correcting linear-ity and zero errors) 13-bit (12-bit + sign) analog-to-digitalconverter (ADC) and sample-and-hold (S/H) with extensiveanalog functions and digital functionality. Up to 32 consecu-tive conversions, using two’s complement format, can bestored in an internal 32-word (16-bit wide) FIFO data buffer.An internal 8-word RAM can store the conversion sequencefor up to eight acquisitions through the LM12(H)458’seight-input multiplexer. The LM12454 has a four-channelmultiplexer, a differential multiplexer output, and a differentialS/H input. The LM12454 and LM12(H)458 can also operatewith 8-bit + sign resolution and in a supervisory “watchdog”mode that compares an input signal against two program-mable limits.

Programmable acquisition times and conversion rates arepossible through the use of internal clock-driven timers. Thereference voltage input can be externally generated for ab-solute or ratiometric operation or can be derived using the in-ternal 2.5V bandgap reference.

All registers, RAM, and FIFO are directly addressablethrough the high speed microprocessor interface to either an8-bit or 16-bit databus. The LM12454 and LM12(H)458 in-clude a direct memory access (DMA) interface forhigh-speed conversion data transfer.

An evaluation/interface board is available. Order num-ber LM12458EVAL.

Additional applications information can be found in applica-tions notes AN-906, AN-947 and AN-949.

Key Specifications(fCLK = 5 MHz; 8 MHz, H)

j Resolution 12-bit + sign or 8-bit + sign

j 13-bit conversion time 8.8 µs, 5.5 µs (H) (max)

j 9-bit conversion time 4.2 µs, 2.6 µs (H) (max)

j 13-bit Through-put rate 88k samples/s (min),140k samples/s (H) (min)

j Comparison time(“watchdog” mode)

2.2 µs (max),1.4 µs (H) (max)

j ILE ±1 LSB (max)

j VIN range GND to VA+

j Power dissipation 30 mW, 34 mW (H) (max)

j Stand-by mode 50 µW (typ)

j Single supply 3V to 5.5V

Featuresn Three operating modes: 12-bit + sign, 8-bit + sign, and

“watchdog”n Single-ended or differential inputsn Built-in Sample-and-Hold and 2.5V bandgap referencen Instruction RAM and event sequencern 8-channel (LM12(H)458), 4-channel (LM12454)

multiplexern 32-word conversion FIFOn Programmable acquisition times and conversion ratesn Self-calibration and diagnostic moden 8- or 16-bit wide databus dmicroprocessor or DSP

interface

Applicationsn Data Loggingn Instrumentationn Process Controln Energy Managementn Inertial Guidance

TRI-STATE® is a registered trademark of National Semiconductor Corporation.AT® is a registered trademark of International Business Machines Corporation.

July 1999

LM12454/LM

12458/LM12H

45812-B

it+S

ignD

ataA

cquisitionS

ystemw

ithS

elf-Calibration

© 1999 National Semiconductor Corporation DS011264 www.national.com





Fun

ctio

nalD

iagr

ams

LM12

454

DS

0112

64-1

LM12

(H)4

58

DS

0112

64-2

1

ww

w.n

atio

nal.c

om3

App

licat

ion

Info

rmat

ion

1.0

Fun

ctio

nalD

escr

iptio

nT

heLM

1245

4an

dLM

12(H

)458

are

mul

ti-fu

nctio

nalD

ata

Ac-

quis

ition

Sys

tem

sth

atin

clud

ea

fully

diffe

rent

ial

12-b

it-pl

us-s

ign

self-

calib

ratin

gan

alog

-to-

digi

tal

conv

erte

r(A

DC

)w

itha

two’

s-co

mpl

emen

tout

putf

orm

at,a

n8-

chan

nel

(LM

12(H

)458

)or

a4-

chan

nel(

LM12

454)

anal

ogm

ultip

lexe

r,an

inte

rnal

2.5V

refe

renc

e,a

first

-in-f

irst-

out

(FIF

O)

regi

ster

that

can

stor

e32

conv

ersi

onre

sults

,and

anIn

stru

ctio

nR

AM

that

can

stor

eas

man

yas

eigh

tin

stru

ctio

nsto

bese

quen

-tia

llyex

ecut

ed.

The

LM12

454

also

has

adi

ffere

ntia

lm

ulti-

plex

erou

tput

and

adi

ffere

ntia

lS/H

inpu

t.A

llof

this

circ

uitr

yop

erat

eson

only

asi

ngle

+5V

pow

ersu

pply

.

The

LM12

(H)4

54/8

have

thre

em

odes

ofop

erat

ion:

12-b

it+

sign

with

corr

ectio

n

8-bi

t+

sign

with

out

corr

ectio

n

8-bi

t+

sign

com

paris

onm

ode

(“w

atch

dog”

mod

e)

The

fully

diffe

rent

ial1

2-bi

t-pl

us-s

ign

AD

Cus

esa

char

gere

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strib

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nto

polo

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atin

clud

esca

libra

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Cha

rge

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AD

Cs

use

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DA

C.T

heD

AC

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appr

oxim

atio

nre

gist

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gene

rate

inte

rme-

diat

evo

ltage

sbe

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evo

ltage

sap

plie

dto

VR

EF

−an

dV

RE

F+.

The

sein

term

edia

tevo

ltage

sar

eco

mpa

red

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nst

the

sam

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volta

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each

bit

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The

num

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term

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heco

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foro

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rzer

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ror,

whi

leth

eot

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orre

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both

offs

eter

ror

and

the

AD

C’s

linea

rity

erro

r.

Whe

nco

rrec

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offs

eton

ly,

the

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ism

easu

red

once

and

aco

rrec

tion

coef

ficie

ntis

crea

ted.

Dur

ing

the

full

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n,th

eof

fset

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ris

mea

sure

dei

ght

times

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er-

aged

,an

da

corr

ectio

nco

effic

ient

iscr

eate

d.A

fter

com

ple-

tion

ofei

ther

calib

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nm

ode,

the

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etco

rrec

tion

coef

fi-ci

ent

isst

ored

inan

inte

rnal

offs

etco

rrec

tion

regi

ster

.

The

LM12

(H)4

54/8

’sov

eral

llin

earit

yco

rrec

tion

isac

hiev

edby

corr

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gth

ein

tern

alD

AC

’sca

paci

tor

mis

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ch.

Eac

hca

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tor

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red

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smal

ler

valu

eca

paci

tors

and

any

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rsar

eav

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cor-

rect

ion

coef

ficie

ntis

then

crea

ted

and

stor

edin

one

ofth

eth

irtee

nin

tern

allin

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yco

rrec

tion

regi

ster

s.A

nin

tern

alst

ate

mac

hine

,usi

ngpa

ttern

sst

ored

inan

inte

rnal

16x

8-bi

tR

OM

,ex

ecut

esea

chca

libra

tion

algo

rithm

.

Onc

eca

libra

ted,

anin

tern

alar

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etic

logi

cun

it(A

LU)

uses

the

offs

etco

rrec

tion

coef

ficie

ntan

dth

e13

linea

rity

corr

ectio

nco

effic

ient

sto

redu

ceth

eco

nver

sion

’sof

fset

erro

ran

dlin

-ea

rity

erro

r,in

the

back

grou

nd,

durin

gth

e12

-bit

+si

gnco

n-ve

rsio

n.T

he8-

bit+

sign

conv

ersi

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dco

mpa

rison

mod

esus

eon

lyth

eof

fset

coef

ficie

nt.

The

8-bi

t+

sign

mod

epe

r-fo

rms

aco

nver

sion

inle

ssth

anha

lfth

etim

eus

edby

the

12-b

it+

sign

conv

ersi

onm

ode.

The

LM12

(H)4

54/8

’s“w

atch

dog”

mod

eis

used

tom

onito

ra

sing

le-e

nded

ordi

ffere

ntia

lsi

gnal

’sam

plitu

de.

Eac

hsa

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edsi

gnal

has

two

limits

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inte

rrup

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nera

ted

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put

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abov

eor

belo

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etw

olim

its.

Thi

sal

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terr

upts

tobe

gene

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dw

hen

anal

ogvo

ltage

inpu

tsar

e“in

side

the

win

dow

”or

,al

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ativ

ely,

“out

side

the

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”.A

fter

a“w

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dog”

mod

ein

terr

upt,

the

proc

esso

rca

nth

enre

ques

ta

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onon

the

inpu

tsi

gnal

and

read

the

sign

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The

anal

ogin

putm

ultip

lexe

rca

nbe

conf

igur

edfo

ran

yco

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bina

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ofsi

ngle

-end

edor

fully

diffe

rent

ial

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atio

n.E

ach

inpu

tis

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renc

edto

grou

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hen

am

ultip

lexe

rch

anne

lop-

erat

esin

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sing

le-e

nded

mod

e.F

ully

diffe

rent

iala

nalo

gin

-pu

tch

anne

lsar

efo

rmed

bypa

iring

any

two

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The

LM12

454’

sm

ultip

lexe

rou

tput

san

dS

/Hin

puts

(MU

X-

OU

T+

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XO

UT

−an

dS

/HIN

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/HIN

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prov

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the

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nfo

rad

ditio

nal

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gnal

proc

essi

ng.

Fix

ed-g

ain

ampl

ifi-

ers,

prog

ram

mab

le-g

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ifier

s,fil

ters

,an

dot

her

pro-

cess

ing

circ

uits

can

oper

ate

onth

esi

gnal

appl

ied

toth

ese

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mul

tiple

xer

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nel(s

).If

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rnal

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nnec

tM

UX

OU

T+

toS

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+an

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UX

OU

T−

toS

/HIN

−.

The

LM12

(H)4

54/8

’sin

tern

alS

/His

desi

gned

toop

erat

eat

itsm

inim

umac

quis

ition

time

(1.1

3µs

,12

bits

)w

hen

the

sour

ceim

peda

nce,

RS,

is£

60W

(fC

LK

£8

MH

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Whe

n60

W<

RS

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17kW

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inte

rnal

S/H

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quis

ition

time

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am

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4.88

µs(1

2bi

ts,

f CL

K=

8M

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.S

eeS

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n2.

1(I

nstr

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nR

AM

“00”

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–15

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n.

An

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rnal

2.5V

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renc

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ble

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n44

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svo

ltage

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AD

Cre

fere

nce

for

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-m

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ualg

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ogco

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gci

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The

VR

EF

OU

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itha

100

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Mic

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conv

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oco

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FIF

Ow

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proc

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n.T

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terr

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eF

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and

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LM12

(H)4

54/8

tois

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terr

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nth

eF

IFO

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ran

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32)

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sequ

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ng,

inte

rnal

timer

inte

rval

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ultip

lexe

rco

nfig

urat

ion,

and

man

yot

her

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atio

nsar

epr

ogra

mm

edan

dse

tin

the

Inst

ruct

ion

RA

M.

Adi

agno

stic

mod

eis

avai

labl

eth

atal

low

sve

rific

atio

nof

the

LM12

(H)4

58’s

oper

atio

n.T

hedi

agno

stic

mod

eis

disa

bled

inth

eLM

1245

4.T

his

mod

ein

tern

ally

conn

ects

the

volta

ges

pres

enta

tthe

VR

EF

OU

T,V

RE

F+,V

RE

F−,a

ndG

ND

pins

toth

ein

tern

alV

IN+

and

VIN

−S

/Hin

puts

.Thi

sm

ode

isac

tivat

edby

setti

ngth

eD

iagn

ostic

bit(

Bit

11)

inth

eC

onfig

urat

ion

regi

ster

toa

“1”.

Mor

ein

form

atio

nco

ncer

ning

this

mod

eof

oper

atio

nca

nbe

foun

din

Sec

tion

2.2.

2.0

Inte

rnal

Use

r-P

rogr

amm

able

Reg

iste

rs

INS

TR

UC

TIO

NR

AM

The

inst

ruct

ion

RA

Mho

lds

upto

eigh

tse

quen

tially

exec

ut-

able

inst

ruct

ions

.E

ach

48-b

itlo

ngin

stru

ctio

nis

divi

ded

into

thre

e16

-bit

sect

ions

.R

EA

Dan

dW

RIT

Eop

erat

ions

can

beis

sued

toea

ch16

-bit

sect

ion

usin

gth

ein

stru

ctio

n’s

addr

ess

and

the

2-bi

t“R

AM

poin

ter”

inth

eC

onfig

urat

ion

regi

ster

.The

eigh

tin

stru

ctio

nsar

elo

cate

dat

addr

esse

s00

00th

roug

h01

11(A

4–A

1,B

W=

0)w

hen

usin

ga

16-b

itw

ide

data

bus

orat

addr

esse

s00

000

thro

ugh

0111

1(A

4–A

0,B

W=

1)w

hen

usin

gan

8-bi

twid

eda

tabu

s.T

hey

can

beac

cess

edan

dpr

o-gr

amm

edin

rand

omor

der.

ww

w.n

atio

nal.c

om22





2.0

Inte

rnal

Use

r-P

rogr

amm

able

Reg

iste

rs(C

ontin

ued)

Any

Inst

ruct

ion

RA

MR

EA

Dor

WR

ITE

can

affe

ctth

ese

-qu

ence

r’sop

erat

ion:

The

Seq

uenc

ersh

ould

best

oppe

dby

setti

ngth

eR

ES

ET

bitt

oa

“1”

orby

rese

tting

the

STA

RT

biti

nth

eC

onfig

ura-

tion

Reg

iste

ran

dw

aitin

gfo

rth

ecu

rren

tins

truc

tion

tofin

-is

hex

ecut

ion

befo

rean

yIn

stru

ctio

nR

AM

RE

AD

orW

RIT

Eis

initi

ated

.

Aso

ftR

ES

ET

shou

ldbe

issu

edby

writ

ing

a“1

”to

the

Con

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atio

nR

egis

ter’s

RE

SE

Tbi

taf

ter

any

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AD

orW

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Eto

the

Inst

ruct

ion

RA

M.

The

thre

ese

ctio

nsin

the

Inst

ruct

ion

RA

Mar

ese

lect

edby

the

Con

figur

atio

nR

egis

ter’s

2-bi

t“R

AM

Poi

nter

”,bi

tsD

8an

dD

9.T

hefir

st16

-bit

Inst

ruct

ion

RA

Mse

ctio

nis

sele

cted

with

the

RA

MP

oint

ereq

ual

to“0

0”.

Thi

sse

ctio

npr

ovid

esm

ulti-

plex

erch

anne

lse

lect

ion,

asw

ell

asre

solu

tion,

acqu

isiti

ontim

e,et

c.T

hese

cond

16-b

itse

ctio

nho

lds

“wat

chdo

g”lim

it# 1

,its

sign

,and

anin

dica

tor

that

show

sth

atan

inte

rrup

tcan

bege

nera

ted

ifth

ein

put

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alis

grea

ter

orle

ssth

anth

epr

ogra

mm

edlim

it.T

heth

ird16

-bit

sect

ion

hold

s“w

atch

dog”

limit

# 2,i

tssi

gn,a

ndan

indi

cato

rth

atsh

ows

that

anin

terr

upt

can

bege

nera

ted

ifth

ein

puts

igna

lis

grea

tero

rles

sth

anth

epr

ogra

mm

edlim

it.

Inst

ruct

ion

RA

M“0

0”

Bit

0is

the

LOO

Pbi

t.It

indi

cate

sth

ela

stin

stru

ctio

nto

beex

-ec

uted

inan

yin

stru

ctio

nse

quen

cew

hen

itis

set

toa

“1”.

The

next

inst

ruct

ion

tobe

exec

uted

will

bein

stru

ctio

n0.

Bit

1is

the

PA

US

Ebi

t.T

his

cont

rols

the

Seq

uenc

er’s

oper

a-tio

n.W

hen

the

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US

Ebi

tis

set(

“1”)

,the

Seq

uenc

erw

illst

opaf

ter

read

ing

the

curr

ent

inst

ruct

ion

and

befo

reex

ecut

ing

it,an

dth

est

artb

itin

the

Con

figur

atio

nre

gist

eris

auto

mat

ical

lyre

sett

oa

“0”.

Set

ting

the

PA

US

Eal

soca

uses

anin

terr

uptt

obe

issu

ed.T

heS

eque

ncer

isre

star

ted

bypl

acin

ga

“1”

inth

eC

onfig

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ion

regi

ster

’sB

it0

(Sta

rtbi

t).

Afte

rth

eIn

stru

ctio

nR

AM

has

been

prog

ram

med

and

the

RE

SE

Tbi

tis

set

to“1

”,th

eS

eque

ncer

retr

ieve

sIn

stru

ctio

n00

0,de

code

sit,

and

wai

tsfo

ra

“1”

tobe

plac

edin

the

Con

-fig

urat

ion’

sS

TAR

Tbi

t.T

heS

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Tbi

tva

lue

of“0

”“o

ver-

rides

”th

eac

tion

ofIn

stru

ctio

n00

0’s

PA

US

Ebi

twhe

nth

eS

e-qu

ence

ris

star

ted.

Onc

est

arte

d,th

eS

eque

ncer

exec

utes

Inst

ruct

ion

000

and

retr

ieve

s,de

code

s,an

dex

ecut

esea

chof

the

rem

aini

ngin

stru

ctio

ns.

No

PA

US

EIn

terr

upt

(IN

T5)

isge

nera

ted

the

first

time

the

Seq

uenc

erex

ecut

esIn

stru

ctio

n00

0ha

ving

aP

AU

SE

bits

etto

“1”.

Whe

nth

eS

eque

ncer

en-

coun

ters

aLO

OP

bit

orco

mpl

etes

all

eigh

tin

stru

ctio

ns,

In-

stru

ctio

n00

0is

retr

ieve

dan

dde

code

d.A

set

PA

US

Ebi

tin

Inst

ruct

ion

000

now

halts

the

Seq

uenc

erbe

fore

the

inst

ruc-

tion

isex

ecut

ed.

Bits

2–4

sele

ctw

hich

ofth

eei

ght

inpu

tch

anne

ls(“

000”

to“1

11”

for

IN0–

IN7)

will

beco

nfig

ured

asno

n-in

vert

ing

inpu

tsto

the

LM12

(H)4

58’s

AD

C.(

See

Pag

e27

, Tab

le1.

)T

hey

se-

lect

whi

chof

the

four

inpu

tch

anne

ls(“

000”

to“0

11”

for

IN0–

IN4)

will

beco

nfig

ured

asno

n-in

vert

ing

inpu

tsto

the

LM12

454’

sA

DC

.(S

eeP

age

27,

Tabl

e2.

)

Bits

5–7

sele

ctw

hich

ofth

ese

ven

inpu

tch

anne

ls(“

001”

to“1

11”

for

IN1

toIN

7)w

illbe

conf

igur

edas

inve

rtin

gin

puts

toth

eLM

12(H

)458

’sA

DC

.(S

eeP

age

27, T

able

1 .)T

hey

sele

ctw

hich

ofth

eth

ree

inpu

tcha

nnel

s(“

001”

to“0

11”f

orIN

1–IN

4)w

illbe

conf

igur

edas

inve

rtin

gin

puts

toth

eLM

1245

4’s

AD

C.

(See

Pag

e27

, Tab

le2.

)F

ully

diffe

rent

ialo

pera

tion

iscr

eate

dby

sele

ctin

gtw

om

ultip

lexe

rch

anne

ls,

one

oper

atin

gin

the

non-

inve

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gm

ode

and

the

othe

rop

erat

ing

inth

ein

vert

ing

mod

e.A

code

of“0

00”

sele

cts

grou

ndas

the

inve

rtin

gin

put

for

sing

leen

ded

oper

atio

n.

Bit

8is

the

SY

NC

bit.

Set

ting

Bit

8to

“1”

caus

esth

eS

e-qu

ence

rto

susp

end

oper

atio

nat

the

end

ofth

ein

tern

alS

/H’s

acqu

isiti

oncy

cle

and

tow

ait

until

aris

ing

edge

appe

ars

atth

eS

YN

Cpi

n.W

hen

aris

ing

edge

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ars,

the

S/H

ac-

quire

sth

ein

put

sign

alm

agni

tude

and

the

AD

Cpe

rfor

ms

aco

nver

sion

onth

ecl

ock’

sne

xtris

ing

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.Whe

nth

eS

YN

Cpi

nis

used

asan

inpu

t,th

eC

onfig

urat

ion

regi

ster

’s“I

/OS

e-le

ct”

bit(

Bit

7)m

ustb

ese

tto

a“0

”.W

ithS

YN

Cco

nfig

ured

asan

inpu

t,it

ispo

ssib

leto

sync

hron

ize

the

star

tof

aco

nver

-si

onto

anex

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alev

ent.

Thi

sis

usef

ulin

appl

icat

ions

such

asdi

gita

lsig

nalp

roce

ssin

g(D

SP

)w

here

the

exac

ttim

ing

ofco

nver

sion

sis

impo

rtan

t.

Whe

nth

eLM

12(H

)454

/8ar

eus

edin

the

“wat

chdo

g”m

ode

with

exte

rnal

sync

hron

izat

ion,

two

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ged

ges

onth

eS

YN

Cin

puta

rere

quire

dto

initi

ate

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com

paris

ons.

The

first

risin

ged

gein

itiat

esth

eco

mpa

rison

ofth

ese

lect

edan

alog

inpu

tsi

gnal

with

Lim

it# 1

(fou

ndin

Inst

ruct

ion

RA

M“0

1”)

and

the

seco

ndris

ing

edge

initi

ates

the

com

paris

onof

the

sam

ean

a-lo

gin

puts

igna

lwith

Lim

it# 2

(fou

ndin

Inst

ruct

ion

RA

M“1

0”).

Bit

9is

the

TIM

ER

bit.

Whe

nB

it9

isse

tto

“1”,

the

Se-

quen

cer

will

halt

until

the

inte

rnal

16-b

itTi

mer

coun

tsdo

wn

toze

ro.D

urin

gth

istim

ein

terv

al,n

o“w

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dog”

com

paris

ons

oran

alog

-to-

digi

talc

onve

rsio

nsw

illbe

perf

orm

ed.

Bit

10se

lect

sth

eA

DC

conv

ersi

onre

solu

tion.

Set

ting

Bit

10to

“1”

sele

cts

8-bi

t+si

gnan

dw

hen

rese

tto

“0”

sele

cts

12-b

it+

sign

.

Bit

11is

the

“wat

chdo

g”co

mpa

rison

mod

een

able

bit.

Whe

nop

erat

ing

inth

e“w

atch

dog”

com

paris

onm

ode,

the

sele

cted

anal

ogin

put

sign

alis

com

pare

dw

ithth

epr

ogra

mm

able

val-

ues

stor

edin

Lim

it# 1

and

Lim

it# 2

(see

Inst

ruct

ion

RA

M“0

1”an

dIn

stru

ctio

nR

AM

“10”

).S

ettin

gB

it11

to“1

”ca

uses

two

com

paris

ons

ofth

ese

lect

edan

alog

inpu

tsig

nalw

ithth

etw

ost

ored

limits

.W

hen

Bit

11is

rese

tto

“0”,

an8-

bit

+si

gnor

12-b

it+

sign

(dep

endi

ngon

the

stat

eof

Bit

10of

Inst

ruct

ion

RA

M“0

0”)

conv

ersi

onof

the

inpu

tsi

gnal

can

take

plac

e.

ww

w.n

atio

nal.c

om23

2.0

Inte

rnal

Use

r-P

rogr

amm

able

Reg

iste

rs(C

ontin

ued)

A4A3A2A1PurposeTypeD15D14D13D12D11D10D9D8D7D6D5D4D3D2D1D0

000InstructionRAMR/WAcquisitionWatch-VIN−VIN+

0to(RAMPointer=00)Timedog8/12TimerSync(MUXOUT−)(MUXOUT+)PauseLoop

111(Note20)(Note20)

000InstructionRAMR/W

0to(RAMPointer=01)Don’tCare>/<SignLimit#1

111

000InstructionRAMR/W

0to(RAMPointer=10)Don’tCare>/<SignLimit#2

111

1000ConfigurationR/WDon’tCareDIAGTestRAMI/OAutoChanStand-FullAuto-ResetStart

Register(Note21)=0PointerSelZeroecMaskbyCALZero

InterruptEnableR/WNumberofConversionsSequencerINT7INT6INT5INT4INT3INT2INT1INT0

1001RegisterinConversionFIFOAddressto

toGenerateINT2GenerateINT1

Address

RActualNumberofofINST7INST6INST5INST4INST3INST2INST1INST0

1010InterruptStatusConversionResultsSequencer

RegisterinConversionFIFOInstruction

being

Executed

1011TimerR/WTimerPresetHighByteTimerPresetLowByte

Register

1100ConversionRAddressSignConversionConversionData:LSBs

FIFOorSignData:MSBs

1101LimitStatusRLimit#2:StatusLimit#1:Status

Register

Note20:LM12454(RefertoTable2).

Note21:LM12(H)458only.Mustbesetto“0”fortheLM12454.

FIGURE13.LM12(H)454/8MemoryMapfor16-BitWideDatabus(BW=“0”,TestBit=“0”andA0=Don’tCare)

ww

w.n

atio

nal.c

om24





2.0

Inte

rnal

Use

r-P

rogr

amm

able

Reg

iste

rs(C

ontin

ued)

Not

e22

:LM

1245

4(R

efer

toTa

ble

2).

Not

e23

:LM

12(H

)458

only

.M

ust

bese

tto

“0”

for

the

LM12

454.

A4

A3

A2

A1

A0

Pur

pose

Typ

eD

7D

6D

5D

4D

3D

2D

1D

0

00

0

Inst

ruct

ion

RA

M(R

AM

Poi

nter

=00

)

R/W

VIN

−(M

UX

OU

T−

)(N

ote

22)

VIN

+(M

UX

OU

T+

)(N

ote

22)

0to

0P

ause

Loop

11

1

00

0R

/WW

atch

-

0to

1A

cqui

sitio

nT

ime

dog

8/12

Tim

erS

ync

11

1

00

0

Inst

ruct

ion

RA

M(R

AM

Poi

nter

=01

)

R/W

0to

0C

ompa

rison

Lim

it# 1

11

1

00

0R

/W

0to

1D

on’t

Car

e>

/<S

ign

11

1

00

0

Inst

ruct

ion

RA

M(R

AM

Poi

nter

=10

)

R/W

0to

0C

ompa

rison

Lim

it# 2

11

1

00

0R

/W

0to

1D

on’t

Car

e>

/<S

ign

11

1

10

00

0

Con

figur

atio

nR

egis

ter

R/W

I/OA

uto

Cha

nS

tand

-F

ull

Aut

o-R

eset

Sta

rt

Sel

Zer

o ec

Mas

kby

Cal

Zer

o

10

00

1R

/WD

on’t

Car

eD

IAG

(Not

e23

)

Tes

t=

0R

AM

Poi

nter

10

01

0

Inte

rrup

tE

nabl

eR

egis

ter

R/W

INT

7IN

T6

INT

5IN

T4

INT

3IN

T2

INT

1IN

T0

10

01

1R

/WN

umbe

rof

Con

vers

ions

inC

onve

rsio

nS

eque

ncer

Add

ress

to

FIF

Oto

Gen

erat

eIN

T2

Gen

erat

eIN

T1

10

10

0

Inte

rrup

tS

tatu

sR

egis

ter

RIN

ST

7IN

ST

6IN

ST

5IN

ST

4IN

ST

3IN

ST

2IN

ST

1IN

ST

0

10

10

1R

Act

ualN

umbe

rof

Con

vers

ions

Res

ults

Add

ress

ofS

eque

ncer

inC

onve

rsio

nF

IFO

Inst

ruct

ion

bein

gE

xecu

ted

10

11

0T

imer

Reg

iste

rR

/WT

imer

Pre

set:

Low

Byt

e

10

11

1R

/WT

imer

Pre

set:

Hig

hB

yte

11

00

0C

onve

rsio

nF

IFO

RC

onve

rsio

nD

ata:

LSB

s

11

00

1R

Add

ress

orS

ign

Sig

nC

onve

rsio

nD

ata:

MS

Bs

11

01

0Li

mit

Sta

tus

Reg

iste

rR

Lim

it# 1

Sta

tus

11

01

1R

Lim

it# 2

Sta

tus

FIG

UR

E14

.LM

12(H

)454

/8M

emor

yM

apfo

r8-

Bit

Wid

eD

atab

us(B

W=

“1”

and

Test

Bit

=“0

”)

ww

w.n

atio

nal.c

om25

2.0

Inte

rnal

Use

r-P

rogr

amm

able

Reg

iste

rs(C

ontin

ued)

Bits

12–

15ar

eus

edto

stor

eth

eus

er-p

rogr

amm

able

acqu

i-si

tion

time.

The

Seq

uenc

erke

eps

the

inte

rnal

S/H

inth

eac

-qu

isiti

onm

ode

for

afix

ednu

mbe

rof

cloc

kcy

cles

(nin

ecl

ock

cycl

es,f

or12

-bit

+si

gnco

nver

sion

san

dtw

ocl

ock

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esfo

r8-

bit

+si

gnco

nver

sion

sor

“wat

chdo

g”co

mpa

rison

s)pl

usa

varia

ble

num

ber

ofcl

ock

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eseq

ual

totw

ice

the

valu

est

ored

inB

its12

–15

.Thu

s,th

eS

/H’s

acqu

isiti

ontim

eis

(9+

2D)

cloc

kcy

cles

for

12-b

it+

sign

conv

ersi

ons

and

(2+

2D)

cloc

kcy

cles

for

8-bi

t+si

gnco

nver

sion

sor

“wat

chdo

g”co

m-

paris

ons,

whe

reD

isth

eva

lue

stor

edin

Bits

12–

15.

The

min

imum

acqu

isiti

ontim

eco

mpe

nsat

esfo

rth

ety

pica

lint

er-

nalm

ultip

lexe

rse

ries

resi

stan

ceof

2kW

,and

any

addi

tiona

lde

lay

crea

ted

byB

its12

–15

com

pens

ates

for

sour

cere

sis-

tanc

esgr

eate

rth

an60

W(1

00W

).(F

orth

isac

quis

ition

time

disc

ussi

on,

num

bers

in(

)ar

esh

own

for

the

LM12

(H)4

54/8

oper

atin

gat

5M

Hz.

)The

nece

ssar

yac

quis

ition

time

isde

ter-

min

edby

the

sour

ceim

peda

nce

atth

em

ultip

lexe

rin

put.

Ifth

eso

urce

resi

stan

ce(R

S)

<60

W(1

00W

)an

dth

ecl

ock

fre-

quen

cyis

8M

Hz,

the

valu

est

ored

inbi

ts12

–15

(D)

can

be00

00.I

fRS

>60

W(1

00W

),th

efo

llow

ing

equa

tions

dete

rmin

eth

eva

lue

that

shou

ldbe

stor

edin

bits

12–

15.

D=

0.45

xR

Sx

f CL

K

for

12-b

its+

sign

D=

0.36

xR

Sx

f CL

K

for

8-bi

ts+

sign

and

“wat

chdo

g”

RS

isin

kWan

df C

LK

isin

MH

z.R

ound

the

resu

ltto

the

next

high

erin

tege

rva

lue.

IfD

isgr

eate

rth

an15

,iti

sad

visa

ble

tolo

wer

the

sour

ceim

peda

nce

byus

ing

anan

alog

buffe

rbe

-tw

een

the

sign

also

urce

and

the

LM12

(H)4

58’s

mul

tiple

xer

inpu

ts.

The

valu

eof

Dca

nal

sobe

used

toco

mpe

nsat

efo

rth

ese

ttlin

gor

resp

onse

time

ofex

tern

alpr

oces

sing

circ

uits

conn

ecte

dbe

twee

nth

eLM

1245

4’s

MU

XO

UT

and

S/H

INpi

ns.

Inst

ruct

ion

RA

M“0

1”

The

seco

ndIn

stru

ctio

nR

AM

sect

ion

isse

lect

edby

plac

ing

a“0

1”in

Bits

8an

d9

ofth

eC

onfig

urat

ion

regi

ster

.

Bits

0–7

hold

“wat

chdo

g”lim

it# 1

.Whe

nB

it11

ofIn

stru

ctio

nR

AM

“00”

isse

tto

a“1

”,th

eLM

12(H

)454

/8pe

rfor

ms

a“w

atch

dog”

com

paris

onof

the

sam

pled

anal

ogin

put

sign

alw

ithth

elim

it# 1

valu

efir

st,

follo

wed

bya

com

paris

onof

the

sam

esa

mpl

edan

alog

inpu

tsi

gnal

with

the

valu

efo

und

inlim

it# 2

(Ins

truc

tion

RA

M“1

0”).

Bit

8ho

lds

limit

# 1’s

sign

.

Bit

9’s

stat

ede

term

ines

the

limit

cond

ition

that

gene

rate

sa

“wat

chdo

g”in

terr

upt.

A“1

”ca

uses

avo

ltage

grea

ter

than

limit

# 1to

gene

rate

anin

terr

upt,

whi

lea

“0”

caus

esa

volta

gele

ssth

anlim

it# 1

toge

nera

tean

inte

rrup

t.

Bits

10–

15ar

eno

tus

ed.

Inst

ruct

ion

RA

M“1

0”

The

third

Inst

ruct

ion

RA

Mse

ctio

nis

sele

cted

bypl

acin

ga

“10”

inB

its8

and

9of

the

Con

figur

atio

nre

gist

er.

Bits

0–7

hold

“wat

chdo

g”lim

it# 2

.Whe

nB

it11

ofIn

stru

ctio

nR

AM

“00”

isse

tto

a“1

”,th

eLM

12(H

)454

/8pe

rfor

ms

a“w

atch

dog”

com

paris

onof

the

sam

pled

anal

ogin

put

sign

alw

ithth

elim

it# 1

valu

efir

st(I

nstr

uctio

nR

AM

“01”

),fo

llow

edby

aco

mpa

rison

ofth

esa

me

sam

pled

anal

ogin

put

sign

alw

ithth

eva

lue

foun

din

limit

# 2.

Bit

8ho

lds

limit

# 2’s

sign

.

Bit

9’s

stat

ede

term

ines

the

limit

cond

ition

that

gene

rate

sa

“wat

chdo

g”in

terr

upt.

A“1

”ca

uses

avo

ltage

grea

ter

than

limit

# 2to

gene

rate

anin

terr

upt,

whi

lea

“0”

caus

esa

volta

gele

ssth

anlim

it# 2

toge

nera

tean

inte

rrup

t.

Bits

10–

15ar

eno

tus

ed.

2.2

CO

NF

IGU

RAT

ION

RE

GIS

TE

R

The

Con

figur

atio

nre

gist

er,1

000

(A4–

A1,

BW

=0)

or10

00x

(A4–

A0,

BW

=1)

isa

16-b

itco

ntro

lreg

iste

rw

ithre

ad/w

rite

capa

bilit

y.It

acts

asth

eLM

1245

4’s

and

LM12

(H)4

58’s

“con

-tr

olpa

nel”

hold

ing

glob

alin

form

atio

nas

wel

las

star

t/sto

p,re

-se

t,se

lf-ca

libra

tion,

and

stan

d-by

com

man

ds.

Bit

0is

the

STA

RT

/ST

OP

bit.

Rea

ding

Bit

0re

turn

san

indi

-ca

tion

ofth

eS

eque

ncer

’sst

atus

.A“0

”in

dica

tes

that

the

Se-

quen

cer

isst

oppe

dan

dw

aitin

gto

exec

ute

the

next

inst

ruc-

tion.

A“1

”sh

ows

that

the

Seq

uenc

eris

runn

ing.

Writ

ing

a“0

”ha

ltsth

eS

eque

ncer

whe

nth

ecu

rren

tin

stru

ctio

nha

sfin

-is

hed

exec

utio

n.T

hene

xtin

stru

ctio

nto

beex

ecut

edis

poin

ted

toby

the

inst

ruct

ion

poin

ter

foun

din

the

stat

usre

g-is

ter.

A“1

”re

star

tsth

eS

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ncer

with

the

inst

ruct

ion

cur-

rent

lypo

inte

dto

byth

ein

stru

ctio

npo

inte

r.(S

eeB

its8–

10in

the

Inte

rrup

tS

tatu

sre

gist

er.)

Bit

1is

the

LM12

(H)4

54/8

’ssy

stem

RE

SE

Tbi

t.W

ritin

ga

“1”

toB

it1

stop

sth

eS

eque

ncer

(res

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gth

eC

onfig

urat

ion

reg-

iste

r’sS

TAR

T/S

TO

Pbi

t),

rese

tsth

eIn

stru

ctio

npo

inte

rto

“000

”(f

ound

inth

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terr

uptS

tatu

sre

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clea

rsth

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on-

vers

ion

FIF

O,

and

rese

tsal

lin

terr

upt

flags

.T

heR

ES

ET

bit

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retu

rnto

“0”

afte

rtw

ocl

ock

cycl

esun

less

itis

forc

edhi

ghby

writ

ing

a“1

”in

toth

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onfig

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ion

regi

ster

’sS

tand

bybi

t.A

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tsi

gnal

isin

tern

ally

gene

rate

dw

hen

pow

eris

first

ap-

plie

dto

the

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.No

oper

atio

nsh

ould

best

arte

dun

tilth

eR

E-

SE

Tbi

tis

“0”.

Writ

ing

a“1

”to

Bit

2in

itiat

esan

auto

-zer

oof

fset

volta

geca

li-br

atio

n.U

nlik

eth

eei

ght-

sam

ple

auto

-zer

oca

libra

tion

per-

form

eddu

ring

the

full

calib

ratio

npr

oced

ure,

Bit

2in

itiat

esa

“sho

rt”

auto

-zer

oby

sam

plin

gth

eof

fset

once

and

crea

ting

aco

rrec

tion

coef

ficie

nt(f

ullc

alib

ratio

nav

erag

esei

ghts

ampl

esof

the

conv

erte

rof

fset

volta

gew

hen

crea

ting

aco

rrec

tion

co-

effic

ient

).If

the

Seq

uenc

eris

runn

ing

whe

nB

it2

isse

tto

“1”,

anau

to-z

ero

star

tsim

med

iate

lyaf

ter

the

conc

lusi

onof

the

curr

ently

runn

ing

inst

ruct

ion.

Bit

2is

rese

taut

omat

ical

lyto

a“0

”and

anin

terr

uptf

lag

(Bit

3,in

the

Inte

rrup

tSta

tus

regi

ster

)is

set

atth

een

dof

the

auto

-zer

o(7

6cl

ock

cycl

es).

Afte

rco

mpl

etio

nof

anau

to-z

ero

calib

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n,th

eS

eque

ncer

fetc

hes

the

next

inst

ruct

ion

aspo

inte

dto

byth

eIn

stru

ctio

nR

AM

’spo

inte

ran

dre

sum

esex

ecut

ion.

Ifth

eS

eque

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isst

oppe

d,an

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-zer

ois

perf

orm

edim

med

iate

lyat

the

time

requ

este

d.

Writ

ing

a“1

”to

Bit

3in

itiat

esa

com

plet

eca

libra

tion

proc

ess

that

incl

udes

a“lo

ng”

auto

-zer

oof

fset

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geco

rrec

tion

(thi

sca

libra

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aver

ages

eigh

tsa

mpl

esof

the

com

para

tor

offs

etvo

ltage

whe

ncr

eatin

ga

corr

ectio

nco

effic

ient

)fo

llow

edby

anA

DC

linea

rity

calib

ratio

n.T

his

com

plet

eca

libra

tion

isst

arte

daf

ter

the

curr

ently

runn

ing

inst

ruct

ion

isco

mpl

eted

ifth

eS

eque

ncer

isru

nnin

gw

hen

Bit

3is

sett

o“1

”.B

it3

isre

-se

taut

omat

ical

lyto

a“0

”and

anin

terr

uptf

lag

(Bit

4,in

the

In-

terr

upt

Sta

tus

regi

ster

)w

illbe

gene

rate

dat

the

end

ofth

eca

libra

tion

proc

edur

e(4

944

cloc

kcy

cles

).A

fter

com

plet

ion

ofa

full

auto

-zer

oan

dlin

earit

yca

libra

tion,

the

Seq

uenc

erfe

tche

sth

ene

xtin

stru

ctio

nas

poin

ted

toby

the

Inst

ruct

ion

RA

M’s

poin

ter

and

resu

mes

exec

utio

n.If

the

Seq

uenc

eris

stop

ped,

afu

llca

libra

tion

ispe

rfor

med

imm

edia

tely

atth

etim

ere

ques

ted.

Bit

4is

the

Sta

ndby

bit.

Writ

ing

a“1

”to

Bit

4im

med

iate

lypl

aces

the

LM12

(H)4

54/8

inS

tand

bym

ode.

Nor

mal

oper

a-tio

nre

turn

sw

hen

Bit

4is

rese

tto

a“0

”.T

heS

tand

byco

m-

ww

w.n

atio

nal.c

om26





2.0

Inte

rnal

Use

r-P

rogr

amm

able

Reg

iste

rs(C

ontin

ued)

man

d(“

1”)

disc

onne

cts

the

exte

rnal

cloc

kfr

omth

ein

tern

alci

rcui

try,

decr

ease

sth

eLM

12(H

)454

/8’s

inte

rnal

anal

ogci

r-cu

itry

pow

ersu

pply

curr

ent,

and

pres

erve

sal

lint

erna

lRA

Mco

nten

ts.

Afte

rw

ritin

ga

“0”

toth

eS

tand

bybi

t,th

eLM

12(H

)454

/8re

turn

sto

anop

erat

ing

stat

eid

entic

alto

that

caus

edby

exer

cisi

ngth

eR

ES

ET

bit.

AS

tand

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mpl

etio

nin

terr

upti

sis

sued

afte

ra

pow

er-u

pco

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etio

nde

lay

that

al-

low

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ean

alog

circ

uitr

yto

settl

e.T

heS

eque

ncer

shou

ldbe

rest

arte

don

lyaf

tert

heS

tand

byco

mpl

etio

nis

issu

ed.T

heIn

-st

ruct

ion

RA

Mca

nst

illbe

acce

ssed

thro

ugh

read

and

writ

eop

erat

ions

whi

leth

eLM

12(H

)454

/8ar

ein

Sta

ndby

Mod

e.

Bit

5is

the

Cha

nnel

Add

ress

Mas

k.If

Bit

5is

sett

oa

“1”,

Bits

13–

15in

the

conv

ersi

onF

IFO

will

beeq

ualt

oth

esi

gnbi

t(B

it12

)of

the

conv

ersi

onda

ta.

Res

ettin

gB

it5

toa

“0”

caus

esco

nver

sion

data

Bits

13th

roug

h15

toho

ldth

ein

stru

ctio

npo

inte

rva

lue

ofth

ein

stru

ctio

nto

whi

chth

eco

nver

sion

data

belo

ngs.

Bit

6is

used

tose

lect

a“s

hort

”aut

o-ze

roco

rrec

tion

fore

very

conv

ersi

on.

The

Seq

uenc

erau

tom

atic

ally

inse

rts

anau

to-z

ero

befo

reev

ery

conv

ersi

onor

“wat

chdo

g”co

mpa

ri-so

nif

Bit

6is

set

to“1

”.N

oau

tom

atic

corr

ectio

nw

illbe

per-

form

edif

Bit

6is

rese

tto

“0”.

The

LM12

(H)4

54/8

’sof

fset

volta

ge,

afte

rca

libra

tion,

has

aty

pica

ldrif

tof0

.1LS

Bov

era

tem

pera

ture

rang

eof

−40

˚Cto

+85

˚C.

Thi

ssm

all

drift

isle

ssth

anth

eva

riabi

lity

ofth

ech

ange

inof

fset

that

can

occu

rw

hen

usin

gth

eau

to-z

ero

corr

ectio

nw

ithea

chco

nver

sion

.Thi

sva

riabi

lity

isth

ere

sult

ofus

ing

only

one

sam

ple

ofth

eof

fset

volta

geto

crea

tea

cor-

rect

ion

valu

e.T

his

varia

bilit

yde

crea

ses

whe

nus

ing

the

full

calib

ratio

nm

ode

beca

use

eigh

tsam

ples

ofth

eof

fset

volta

gear

eta

ken,

aver

aged

,an

dus

edto

crea

tea

corr

ectio

nva

lue.

Bit

7is

used

topr

ogra

mth

eS

YN

Cpi

n(2

9)to

oper

ate

asei

-th

eran

inpu

tor

anou

tput

.The

SY

NC

pin

beco

mes

anou

tput

whe

nB

it7

isa

“1”

and

anin

put

whe

nB

it7

isa

“0”.

With

SY

NC

prog

ram

med

asan

inpu

t,th

eris

ing

edge

ofan

ylo

gic

sign

alap

plie

dto

pin

29w

illst

arta

conv

ersi

onor

“wat

chdo

g”co

mpa

rison

.Pro

gram

med

asan

outp

ut,t

helo

gic

leve

latp

in29

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gohi

ghat

the

star

tof

aco

nver

sion

or“w

atch

dog”

com

paris

onan

dre

mai

nhi

ghun

tilei

ther

have

finis

hed.

See

Inst

ruct

ion

RA

M“0

0”,

Bit

8.

Bits

8an

d9

form

the

RA

MP

oint

erth

atis

used

tose

lect

each

ofa

48-b

itin

stru

ctio

n’s

thre

e16

-bit

sect

ions

durin

gre

ador

writ

eac

tions

.A“0

0”se

lect

sIn

stru

ctio

nR

AM

sect

ion

one,

“01”

sele

cts

sect

ion

two,

and

“10”

sele

cts

sect

ion

thre

e.

Bit

10ac

tivat

esth

eTe

stm

ode

that

isus

edon

lydu

ring

pro-

duct

ion

test

ing.

Leav

eth

isbi

tre

set

to“0

”.

Bit

11is

the

Dia

gnos

ticbi

tan

dis

avai

labl

eon

lyin

the

LM12

(H)4

58.I

tcan

beac

tivat

edby

setti

ngit

toa

“1”(

the

Test

bit

mus

tbe

rese

tto

a“0

”).T

heD

iagn

ostic

mod

e,al

ong

with

aco

rrec

tlych

osen

inst

ruct

ion,

allo

ws

verif

icat

ion

that

the

LM12

(H)4

58’s

AD

Cis

perf

orm

ing

corr

ectly

.W

hen

activ

ated

,th

ein

vert

ing

and

non-

inve

rtin

gin

puts

are

conn

ecte

das

show

nin

Tabl

eI.

As

anex

ampl

e,an

inst

ruct

ion

with

“001

”fo

rbo

thV

IN+

and

VIN

−w

hile

usin

gth

eD

iagn

ostic

mod

ety

pica

llyre

sults

ina

full-

scal

eou

tput

.

2.3

INT

ER

RU

PT

S

The

LM12

454

and

LM12

(H)4

58ha

veei

ght

poss

ible

inte

r-ru

pts,

all

with

the

sam

epr

iorit

y.A

nyof

thes

ein

terr

upts

will

caus

ea

hard

war

ein

terr

upt

toap

pear

onth

eIN

Tpi

n(3

1)if

they

are

not

mas

ked

(by

the

Inte

rrup

tE

nabl

ere

gist

er).

The

Inte

rrup

tS

tatu

sre

gist

eris

then

read

tode

term

ine

whi

chof

the

eigh

tin

terr

upts

has

been

issu

ed.

TAB

LE1.

LM12

(H)4

58In

put

Mul

tiple

xer

Cha

nnel

Con

figur

atio

nS

how

ing

Nor

mal

Mod

ean

dD

iagn

ostic

Mod

e

Cha

nnel

Sel

ectio

nD

ata

Nor

mal

Dia

gnos

tic

Mod

eM

ode

VIN

+V

IN−

VIN

+V

IN−

000

IN0

GN

DV

RE

FO

UT

GN

D

001

IN1

IN1

VR

EF

+V

RE

F−

010

IN2

IN2

IN2

IN2

011

IN3

IN3

IN3

IN3

100

IN4

IN4

IN4

IN4

101

IN5

IN5

IN5

IN5

110

IN6

IN6

IN6

IN6

111

IN7

IN7

IN7

IN7

TAB

LE2.

LM12

454

Inpu

tM

ultip

lexe

rC

hann

elC

onfig

urat

ion

Cha

nnel

Sel

ectio

nM

UX

+M

UX

−

Dat

a

000

IN0

GN

D

001

IN1

IN1

010

IN2

IN2

011

IN3

IN3

1XX

OP

EN

OP

EN

The

Inte

rrup

tS

tatu

sre

gist

er,

1010

(A4–

A1,

BW

=0)

or10

10x

(A4–

A0,

BW

=1)

mus

tbe

clea

red

byre

adin

git

afte

rw

ritin

gto

the

Inte

rrup

tE

nabl

ere

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er.

Thi

sre

mov

esan

ysp

urio

usin

terr

upts

onth

eIN

Tpi

nge

nera

ted

durin

gan

Inte

r-ru

ptE

nabl

ere

gist

erac

cess

.

Inte

rrup

t0

isge

nera

ted

whe

neve

rth

ean

alog

inpu

tvo

ltage

ona

sele

cted

mul

tiple

xer

chan

nel

cros

ses

alim

itw

hile

the

LM12

(H)4

54/8

are

oper

atin

gin

the

“wat

chdo

g”co

mpa

rison

mod

e.Tw

ose

quen

tial

com

paris

ons

are

mad

ew

hen

the

LM12

(H)4

54/8

are

exec

utin

ga

“wat

chdo

g”in

stru

ctio

n.D

e-pe

ndin

gon

the

logi

cst

ate

ofB

it9

inth

eIn

stru

ctio

nR

AM

’sse

cond

and

third

sect

ions

,an

inte

rrup

tw

illbe

gene

rate

dei

-th

erw

hen

the

inpu

tsig

nal’s

mag

nitu

deis

grea

tert

han

orle

ssth

anth

epr

ogra

mm

able

limits

.(S

eeth

eIn

stru

ctio

nR

AM

,B

it9

desc

riptio

n.)

The

Lim

itS

tatu

sre

gist

erw

illin

dica

tew

hich

prep

rogr

amm

edlim

it,# 1

or# 2

and

whi

chin

stru

ctio

nw

asex

-ec

utin

gw

hen

the

limit

was

cros

sed.

Inte

rrup

t1

isge

nera

ted

whe

nth

eS

eque

ncer

reac

hes

the

inst

ruct

ion

coun

ter

valu

esp

ecifi

edin

the

Inte

rrup

tE

nabl

ere

gist

er’s

bits

8–10

.T

his

flag

appe

ars

befo

reth

ein

stru

c-tio

n’s

exec

utio

n.

Inte

rrup

t2

isac

tivat

edw

hen

the

Con

vers

ion

FIF

Oho

lds

anu

mbe

rof

conv

ersi

ons

equa

lto

the

prog

ram

mab

leva

lue

stor

edin

the

Inte

rrup

tE

nabl

ere

gist

er’s

Bits

11–

15.

Thi

sva

lue

rang

esfr

om00

01to

1111

,rep

rese

ntin

g1

to31

conv

er-

sion

sst

ored

inth

eF

IFO

.Aus

er-p

rogr

amm

edva

lue

of00

00ha

sno

mea

ning

.See

Sec

tion

3.0

for

mor

eF

IFO

info

rmat

ion.

The

com

plet

ion

ofth

esh

ort,

sing

le-s

ampl

edau

to-z

ero

cali-

brat

ion

gene

rate

sIn

terr

upt

3.

ww

w.n

atio

nal.c

om27

2.0

Inte

rnal

Use

r-P

rogr

amm

able

Reg

iste

rs(C

ontin

ued)

The

com

plet

ion

ofa

full

auto

-zer

oan

dlin

earit

yse

lf-ca

libra

tion

gene

rate

sIn

terr

upt

4.

Inte

rrup

t5is

gene

rate

dw

hen

the

Seq

uenc

eren

coun

ters

anin

stru

ctio

nth

atha

sits

Pau

sebi

t(B

it1

inIn

stru

ctio

nR

AM

“00”

)se

tto

“1”.

The

LM12

(H)4

54/8

issu

esIn

terr

upt

6w

hene

ver

itse

nses

that

itspo

wer

supp

lyvo

ltage

isdr

oppi

ngbe

low

4V(t

yp).

Thi

sin

terr

upt

indi

cate

sth

epo

tent

ial

corr

uptio

nof

data

retu

rned

byth

eLM

12(H

)454

/8.

Inte

rrup

t7is

issu

edaf

ter

ash

ortd

elay

(10

ms

typ)

whi

leth

eLM

12(H

)454

/8re

turn

sfr

omS

tand

bym

ode

toac

tive

oper

a-tio

nus

ing

the

Con

figur

atio

nre

gist

er’s

Bit

4.T

his

shor

tdel

ayal

low

sth

ein

tern

alan

alog

circ

uitr

yto

settl

esu

ffici

ently

,en

-su

ring

accu

rate

conv

ersi

onre

sults

.

2.4

INT

ER

RU

PT

EN

AB

LER

EG

IST

ER

The

Inte

rrup

tE

nabl

ere

gist

erat

addr

ess

loca

tion

1001

(A4–

A1,

BW

=0)

or10

01x

(A4–

A0,

BW

=1)

has

RE

AD

/W

RIT

Eca

pabi

lity.

An

indi

vidu

alin

terr

upt’s

abili

tyto

prod

uce

anex

tern

alin

terr

upta

tpin

31(I

NT

)is

acco

mpl

ishe

dby

plac

-in

ga

“1”

inth

eap

prop

riate

bit

loca

tion.

Any

ofth

ein

tern

alin

terr

upt-

prod

ucin

gop

erat

ions

will

set

thei

rco

rres

pond

ing

bits

to“1

”in

the

Inte

rrup

tS

tatu

sre

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erre

gard

less

ofth

est

ate

ofth

eas

soci

ated

bit

inth

eIn

terr

upt

Ena

ble

regi

ster

.S

eeS

ectio

n2.

3fo

rm

ore

info

rmat

ion

abou

teac

hof

the

eigh

tin

tern

alin

terr

upts

.

Bit

0en

able

san

exte

rnal

inte

rrup

tw

hen

anin

tern

al“w

atch

-do

g”co

mpa

rison

limit

inte

rrup

tha

sta

ken

plac

e.

Bit

1en

able

san

exte

rnal

inte

rrup

twhe

nth

eS

eque

ncer

has

reac

hed

the

addr

ess

stor

edin

Bits

8–10

ofth

eIn

terr

uptE

n-ab

lere

gist

er.

Bit

2en

able

san

exte

rnal

inte

rrup

tw

hen

the

Con

vers

ion

FIF

O’s

limit,

stor

edin

Bits

11–

15of

the

Inte

rrup

tEna

ble

reg-

iste

r,ha

sbe

enre

ache

d.

Bit

3en

able

san

exte

rnal

inte

rrup

twhe

nth

esi

ngle

-sam

pled

auto

-zer

oca

libra

tion

has

been

com

plet

ed.

Bit

4en

able

san

exte

rnal

inte

rrup

twhe

na

full

auto

-zer

oan

dlin

earit

yse

lf-ca

libra

tion

has

been

com

plet

ed.

Bit

5en

able

san

exte

rnal

inte

rrup

tw

hen

anin

tern

alP

ause

inte

rrup

tha

sbe

enge

nera

ted.

Bit

6en

able

san

exte

rnal

inte

rrup

twhe

na

low

pow

ersu

pply

cond

ition

(VA+

<4V

)ha

sge

nera

ted

anin

tern

alin

terr

upt.

Bit

7en

able

san

exte

rnal

inte

rrup

tw

hen

the

LM12

(H)4

54/8

retu

rnfr

ompo

wer

-dow

nto

activ

em

ode.

Bits

8–10

form

the

stor

age

loca

tion

ofth

eus

er-p

rogr

amm

able

valu

eag

ains

tw

hich

the

Seq

uenc

er’s

addr

ess

isco

mpa

red.

Whe

nth

eS

eque

ncer

reac

hes

anad

-dr

ess

that

iseq

ualt

oth

eva

lue

stor

edin

Bits

8–10

,an

inte

r-na

lint

erru

ptis

gene

rate

dan

dap

pear

sin

Bit

1of

the

Inte

rrup

tS

tatu

sre

gist

er.

IfB

it1

ofth

eIn

terr

upt

Ena

ble

regi

ster

isse

tto

“1”,

anex

tern

alin

terr

upt

will

appe

arat

pin

31(I

NT

).

The

valu

est

ored

inbi

ts8–

10ra

nges

from

000

to11

1,re

pre-

sent

ing

0to

7in

stru

ctio

nsst

ored

inth

eIn

stru

ctio

nR

AM

.A

f-te

rth

eIn

stru

ctio

nR

AM

has

been

prog

ram

med

and

the

RE

-S

ET

biti

sse

tto

“1”,

the

Seq

uenc

eris

star

ted

bypl

acin

ga

“1”

inth

eC

onfig

urat

ion

regi

ster

’sS

TAR

Tbi

t.S

ettin

gth

eIN

T1

trig

ger

valu

eto

000

does

not

gene

rate

anIN

T1

the

first

time

the

Seq

uenc

erre

trie

ves

and

deco

des

Inst

ruct

ion

000.

The

Seq

uenc

erge

nera

tes

INT

1(b

ypl

acin

ga

“1”

inth

eIn

-te

rrup

tSta

tus

regi

ster

’sB

it1)

the

seco

ndtim

ean

daf

ter

the

Seq

uenc

eren

coun

ters

Inst

ruct

ion

000.

Itis

impo

rtan

tto

re-

mem

ber

that

the

Seq

uenc

erco

ntin

ues

toop

erat

eev

enif

anIn

stru

ctio

nin

terr

upt

(IN

T1)

isin

tern

ally

orex

tern

ally

gene

r-at

ed.

The

only

mec

hani

sms

that

stop

the

Seq

uenc

erar

ean

inst

ruct

ion

with

the

PA

US

Ebi

tset

to“1

”(h

alts

befo

rein

stru

c-tio

nex

ecut

ion)

,pl

acin

ga

“0”

inth

eC

onfig

urat

ion

regi

ster

’sS

TAR

Tbi

t,or

plac

ing

a“1

”in

the

Con

figur

atio

nre

gist

er’s

RE

-S

ET

bit.

Bits

11–

15ho

ldth

enu

mbe

rof

conv

ersi

ons

that

mus

tbe

stor

edin

the

Con

vers

ion

FIF

Oin

orde

rto

gene

rate

anin

ter-

nali

nter

rupt

.Thi

sin

tern

alin

terr

upta

ppea

rsin

Bit

2of

the

In-

terr

uptS

tatu

sre

gist

er.I

fBit

2of

the

Inte

rrup

tEna

ble

regi

ster

isse

tto

“1”,

anex

tern

alin

terr

uptw

illap

pear

atpi

n31

(IN

T).

2.5

INT

ER

RU

PT

STA

TU

SR

EG

IST

ER

Thi

sre

ad-o

nly

regi

ster

islo

cate

dat

addr

ess

1010

(A4–

A1,

BW

=0)

or10

10x

(A4–

A0,

BW

=1)

.The

corr

espo

ndin

gfla

gin

the

Inte

rrup

tS

tatu

sre

gist

ergo

eshi

gh(“

1”)

any

time

that

anin

terr

uptc

ondi

tion

take

spl

ace,

whe

ther

anin

terr

upti

sen

-ab

led

ordi

sabl

edin

the

Inte

rrup

tE

nabl

ere

gist

er.A

nyof

the

activ

e(“

1”)

Inte

rrup

tS

tatu

sre

gist

erfla

gsar

ere

set

to“0

”w

hene

ver

this

regi

ster

isre

ador

ade

vice

rese

tis

issu

ed(s

eeB

it1

inth

eC

onfig

urat

ion

Reg

iste

r).

Bit

0is

set

to“1

”w

hen

a“w

atch

dog”

com

paris

onlim

itin

ter-

rupt

has

take

npl

ace.

Bit

1is

set

to“1

”w

hen

the

Seq

uenc

erha

sre

ache

dth

ead

-dr

ess

stor

edin

Bits

8–10

ofth

eIn

terr

upt

Ena

ble

regi

ster

.

Bit

2is

sett

o“1

”w

hen

the

Con

vers

ion

FIF

O’s

limit,

stor

edin

Bits

11–

15of

the

Inte

rrup

tE

nabl

ere

gist

er,

has

been

reac

hed.

Bit

3is

set

to“1

”w

hen

the

sing

le-s

ampl

edau

to-z

ero

has

been

com

plet

ed.

Bit

4is

set

to“1

”w

hen

anau

to-z

ero

and

full

linea

rity

self-

calib

ratio

nha

sbe

enco

mpl

eted

.

Bit

5is

set

to“1

”w

hen

aP

ause

inte

rrup

tha

sbe

enge

ner-

ated

.

Bit

6is

set

to“1

”w

hen

alo

w-s

uppl

yvo

ltage

cond

ition

(VA+

<4V

)ha

sta

ken

plac

e.

Bit

7is

set

to“1

”w

hen

the

LM12

(H)4

54/8

retu

rnfr

ompo

wer

-dow

nto

activ

em

ode.

Bits

8–10

hold

the

Seq

uenc

er’s

actu

alin

stru

ctio

nad

dres

sw

hile

itis

runn

ing.

Bits

11–

15ho

ldth

eac

tual

num

ber

ofco

nver

sion

sst

ored

inth

eC

onve

rsio

nF

IFO

whi

leth

eS

eque

ncer

isru

nnin

g.

2.6

LIM

ITS

TAT

US

RE

GIS

TE

R

The

read

-onl

yre

gist

eris

loca

ted

atad

dres

s11

01(A

4–A

1,B

W=

0)or

1101

x(A

4–A

0,B

W=

1).T

his

regi

ster

isus

edin

tand

emw

ithth

eLi

mit

# 1an

dLi

mit

# 2re

gist

ers

inth

eIn

stru

c-tio

nR

AM

.W

hene

ver

agi

ven

inst

ruct

ion’

sin

put

volta

geex

-ce

eds

the

limit

set

inits

corr

espo

ndin

gLi

mit

regi

ster

(#1

or# 2

),a

bit,

corr

espo

ndin

gto

the

inst

ruct

ion

num

ber,

isse

tin

the

Lim

itS

tatu

sre

gist

er.A

nyof

the

activ

e(“

1”)

Lim

itS

tatu

sfla

gsar

ere

set

to“0

”w

hene

ver

this

regi

ster

isre

ador

ade

-vi

cere

set

isis

sued

(see

Bit

1in

the

Con

figur

atio

nre

gist

er).

Thi

sre

gist

erho

lds

the

stat

usof

limits

# 1an

d# 2

for

each

ofth

eei

ght

inst

ruct

ions

.

Bits

0–7

show

the

Lim

it# 1

stat

us.

Eac

hbi

tw

illbe

set

high

(“1”

)w

hen

the

corr

espo

ndin

gin

stru

ctio

n’s

inpu

tvo

ltage

ex-

ceed

sth

eth

resh

old

stor

edin

the

inst

ruct

ion’

sLi

mit

# 1re

gis-

ter.

Whe

n,fo

rex

ampl

e,in

stru

ctio

n3

isa

“wat

chdo

g”op

era-

tion

(Bit

11is

set

high

)an

dth

ein

put

for

inst

ruct

ion

3m

eets

the

mag

nitu

dean

d/or

pola

rity

data

stor

edin

inst

ruct

ion

3’s

Lim

it# 1

regi

ster

,B

it3

inth

eLi

mit

Sta

tus

regi

ster

will

bese

tto

a“1

”.

ww

w.n

atio

nal.c

om28





2.0

Inte

rnal

Use

r-P

rogr

amm

able

Reg

iste

rs(C

ontin

ued)

Bits

8–15

show

the

Lim

it# 2

stat

us.E

ach

bitw

illbe

seth

igh

(“1”

)w

hen

the

corr

espo

ndin

gin

stru

ctio

n’s

inpu

tvo

ltage

ex-

ceed

sth

eth

resh

old

stor

edin

the

inst

ruct

ion’

sLi

mit

# 2re

gis-

ter.

Whe

n,fo

rex

ampl

e,th

ein

put

toin

stru

ctio

n6

mee

tsth

eva

lue

stor

edin

inst

ruct

ion

6’s

Lim

it# 2

regi

ster

,B

it14

inth

eLi

mit

Sta

tus

regi

ster

will

bese

tto

a“1

”.

2.7

TIM

ER

The

LM12

(H)4

54/8

have

anon

-boa

rd16

-bit

timer

that

in-

clud

esa

5-bi

tpr

e-sc

aler

.It

uses

the

cloc

ksi

gnal

appl

ied

topi

n23

asits

inpu

t.It

can

gene

rate

time

inte

rval

sof

0th

roug

h22

1cl

ock

cycl

esin

step

sof

25.T

his

time

inte

rval

can

beus

edto

dela

yth

eex

ecut

ion

ofin

stru

ctio

ns.

Itca

nal

sobe

used

tosl

owth

eco

nver

sion

rate

whe

nco

nver

ting

slow

lych

angi

ngsi

gnal

s.T

his

can

redu

ceth

eam

ount

ofre

dund

ant

data

stor

edin

the

FIF

Oan

dre

trie

ved

byth

eco

ntro

ller.

The

user

-def

ined

timin

gva

lue

used

byth

eTi

mer

isst

ored

inth

e16

-bit

RE

AD

/WR

ITE

Tim

erre

gist

erat

loca

tion

1011

(A4–

A1,

BW

=0)

or10

11x

(A4–

A0,

BW

=1)

and

ispr

e-lo

aded

auto

mat

ical

ly.

Bits

0–7

hold

the

pres

etva

lue’

slo

wby

tean

dB

its8–

15ho

ldth

ehi

ghby

te.

The

Tim

eris

ac-

tivat

edby

the

Seq

uenc

eron

lyif

the

curr

enti

nstr

uctio

n’s

Bit

9is

set(

“1”)

.Ift

heeq

uiva

lent

deci

mal

valu

e“N

”(0

£N

£21

6−

1)is

writ

ten

insi

deth

e16

-bit

Tim

erre

gist

eran

dth

eTi

mer

isen

able

dby

setti

ngan

inst

ruct

ion’

sbi

t9

toa

“1”,

the

Se-

quen

cer

will

dela

yth

esa

me

inst

ruct

ion’

sex

ecut

ion

byha

lt-in

gat

stat

e3

(S3)

,as

show

nin

Fig

ure

15,

for

32x

N+

2cl

ock

cycl

es.

2.8

DM

A

The

DM

Aw

orks

inta

ndem

with

Inte

rrup

t2.

An

activ

eD

MA

Req

uest

onpi

n32

(DM

AR

Q)

requ

ires

that

the

FIF

Oin

terr

upt

been

able

d.T

hevo

ltage

onth

eD

MA

RQ

pin

goes

high

whe

nth

enu

mbe

rof

conv

ersi

ons

inth

eF

IFO

equa

lsth

e5-

bitv

alue

stor

edin

the

Inte

rrup

tEna

ble

regi

ster

(bits

11–

15).

The

volt-

age

onth

eIN

Tpi

ngo

eslo

wat

the

sam

etim

eas

the

volta

geon

the

DM

AR

Qpi

ngo

eshi

gh.

The

volta

geon

the

DM

AR

Qpi

ngo

eslo

ww

hen

the

FIF

Ois

empt

ied.

The

Inte

rrup

tSta

tus

regi

ster

mus

tbe

read

tocl

ear

the

FIF

Oin

terr

uptf

lag

inor

der

toen

able

the

next

DM

Are

ques

t.

DM

Aop

erat

ion

isop

timiz

edth

roug

hth

eus

eof

the

16-b

itda

tabu

sco

nnec

tion

(alo

gic

“0”

appl

ied

toth

eB

Wpi

n).U

sing

this

bus

wid

thal

low

sD

MA

cont

rolle

rsth

atha

vesi

ngle

ad-

dres

sR

ead/

Writ

eca

pabi

lity

toea

sily

unlo

adth

eF

IFO

.Usi

ngD

MA

onan

8-bi

tda

tabu

sis

mor

edi

fficu

lt.Tw

ore

adop

era-

tions

(low

byte

,hi

ghby

te)

are

need

edto

retr

ieve

each

con-

vers

ion

resu

ltfr

omth

eF

IFO

.T

here

fore

,th

eD

MA

cont

rolle

rm

ust

beab

leto

repe

ated

lyac

cess

two

cons

tant

addr

esse

sw

hen

tran

sfer

ring

data

from

the

LM12

(H)4

54/8

toth

eho

stsy

stem

.

3.0

FIF

OT

here

sult

ofea

chco

nver

sion

stor

edin

anin

tern

alre

ad-o

nly

FIF

O(F

irst-

In,

Firs

t-O

ut)

regi

ster

.It

islo

cate

dat

1100

(A4–

A1,

BW

=0)

or11

00x

(A4–

A0,

BW

=1)

.T

his

regi

ster

has

3216

-bit

wid

elo

catio

ns.E

ach

loca

tion

hold

s13

-bit

data

.B

its0–

3ho

ldth

efo

urLS

B’s

inth

e12

bits

+si

gnm

ode

or“1

110”

inth

e8

bits

+si

gnm

ode.

Bits

4–11

hold

the

eigh

tM

SB

’san

dB

it12

hold

sth

esi

gnbi

t.B

its13

–15

can

hold

ei-

ther

the

sign

bit,

exte

ndin

gth

ere

gist

er’s

two’

sco

mpl

emen

tda

tafo

rmat

toa

full

sixt

een

bits

orth

ein

stru

ctio

nad

dres

s

that

gene

rate

dth

eco

nver

sion

and

the

resu

lting

data

.The

sem

odes

are

sele

cted

acco

rdin

gto

the

logi

cst

ate

ofth

eC

on-

figur

atio

nre

gist

er’s

Bit

5.

The

FIF

Ost

atus

shou

ldbe

read

inth

eIn

terr

uptS

tatu

sre

gis-

ter

(Bits

11–

15)

tode

term

ine

the

num

ber

ofco

nver

sion

re-

sults

that

are

held

inth

eF

IFO

befo

rere

trie

ving

them

.T

his

will

help

prev

ent

conv

ersi

onda

taco

rrup

tion

that

may

take

plac

eif

the

num

ber

ofre

ads

are

grea

ter

than

the

num

ber

ofco

nver

sion

resu

ltsco

ntai

ned

inth

eF

IFO

.Try

ing

tore

adth

eF

IFO

whe

nit

isem

pty

may

corr

upt

new

data

bein

gw

ritte

nin

toth

eF

IFO

.Writ

ing

mor

eth

an32

conv

ersi

onda

tain

toth

eF

IFO

byth

eA

DC

resu

ltsin

loss

ofth

efir

stco

nver

sion

data

.T

here

fore

,to

prev

ent

data

loss

,it

isre

com

men

ded

that

the

LM12

(H)4

54/8

’sin

terr

upt

capa

bilit

ybe

used

toin

form

the

syst

emco

ntro

ller

that

the

FIF

Ois

full.

The

low

erpo

rtio

n(A

0=

0)of

the

data

wor

d(B

its0–

7)sh

ould

bere

adfir

stfo

llow

edby

are

adof

the

uppe

rpo

rtio

n(A

0=

1)w

hen

usin

gth

e8-

bitb

usw

idth

(BW

=1)

.Rea

ding

the

uppe

rpo

rtio

nfir

stca

uses

the

data

tosh

iftdo

wn,

whi

chre

sults

inlo

ssof

the

low

erby

te.

Bits

0–12

hold

12-b

it+

sign

conv

ersi

onda

ta.

Bits

0–3

will

be11

10(L

SB

)w

hen

usin

g8-

bit

plus

sign

reso

lutio

n.

Bits

13–

15ho

ldei

ther

the

inst

ruct

ion

resp

onsi

ble

for

the

as-

soci

ated

conv

ersi

onda

taor

the

sign

bit.

Eith

erm

ode

isse

-le

cted

with

Bit

5in

the

Con

figur

atio

nre

gist

er.

Usi

ngth

eF

IFO

’sfu

llde

pth

isac

hiev

edas

follo

ws.

Set

the

valu

eof

the

Inte

rrup

tE

nabl

ere

gist

er’s

Bits

11–

15to

1111

1an

dth

eIn

terr

uptE

nabl

ere

gist

er’s

Bit

2to

a“1

”.T

his

gene

r-at

esan

exte

rnal

inte

rrup

twhe

nth

e31

stco

nver

sion

isst

ored

inth

eF

IFO

.Thi

sgi

ves

the

host

proc

esso

ra

chan

ceto

send

a“0

”to

the

LM12

(H)4

54/8

’sS

tart

bit(

Con

figur

atio

nre

gist

er)

and

halt

the

AD

Cbe

fore

itco

mpl

etes

the

32nd

conv

ersi

on.

The

Seq

uenc

erha

ltsaf

ter

the

curr

ent

(32)

conv

ersi

onis

com

plet

ed.

The

conv

ersi

onda

tais

then

tran

sfer

red

toth

eF

IFO

and

occu

pies

the

32nd

loca

tion.

FIF

Oov

erflo

wis

avoi

ded

ifth

eS

eque

ncer

isha

lted

befo

reth

est

art

ofth

e32

ndco

nver

sion

bypl

acin

ga

“0”

inth

eS

tart

bit

(Con

figur

a-tio

nre

gist

er).

Itis

impo

rtan

tto

rem

embe

rth

atth

eS

eque

ncer

cont

inue

sto

oper

ate

even

ifa

FIF

Oin

terr

upt(

INT

2)is

in-

tern

ally

orex

tern

ally

gene

rate

d.

The

only

mec

hani

sms

that

stop

the

Seq

uenc

erar

ean

inst

ruct

ion

with

the

PA

US

Ebi

tset

to“1

”(h

alts

befo

rein

stru

ctio

nex

ecut

ion)

,pla

cing

a“0

”in

the

Con

figur

atio

nre

gist

er’s

STA

RT

bit,

orpl

acin

ga

“1”

inth

eC

onfig

urat

ion

regi

ster

’sR

ES

ET

bit.

ww

w.n

atio

nal.c

om29

4.0

Seq

uenc

erT

heS

eque

ncer

uses

a3-

bit

coun

ter

(Ins

truc

tion

Poi

nter

,or

IP,

inF

igur

e9)

tore

trie

veth

epr

ogra

mm

able

conv

ersi

onin

-st

ruct

ions

stor

edin

the

Inst

ruct

ion

RA

M.T

he3-

bitc

ount

eris

rese

tto

000

durin

gch

ipre

set

orif

the

curr

ent

exec

uted

in-

stru

ctio

nha

sits

Loop

bit

(Bit

1in

any

Inst

ruct

ion

RA

M“0

0”)

set

high

(“1”

).It

incr

emen

tsat

the

end

ofth

ecu

rren

tlyex

-ec

uted

inst

ruct

ion

and

poin

tsto

the

next

inst

ruct

ion.

Itw

illco

ntin

ueto

incr

emen

tup

to11

1un

less

anin

stru

ctio

n’s

Loop

biti

sse

t.If

this

biti

sse

t,th

eco

unte

rre

sets

to“0

00”

and

ex-

ecut

ion

begi

nsag

ain

with

the

first

inst

ruct

ion.

Ifal

lin

stru

c-tio

nsha

veth

eir

Loop

bit

rese

tto

“0”,

the

Seq

uenc

erw

illex

-ec

ute

all

eigh

tin

stru

ctio

nsco

ntin

uous

ly.

The

refo

re,

itis

impo

rtan

tto

real

ize

that

ifle

ssth

anei

ght

inst

ruct

ions

are

prog

ram

med

,the

Loop

bito

nth

ela

stin

stru

ctio

nm

ustb

ese

t.Le

avin

gth

isbi

tres

etto

“0”

allo

ws

the

Seq

uenc

erto

exec

ute

“unp

rogr

amm

ed”

inst

ruct

ions

,th

ere

sults

ofw

hich

may

beun

pred

icta

ble.

The

Seq

uenc

er’s

Inst

ruct

ion

Poi

nter

valu

eis

read

able

atan

ytim

ean

dis

foun

din

the

Sta

tus

regi

ster

atB

its8–

10.T

heS

e-qu

ence

rca

ngo

thro

ugh

eigh

tst

ates

durin

gin

stru

ctio

nex

-ec

utio

n:

Sta

te0:

The

curr

enti

nstr

uctio

n’s

first

16bi

tsar

ere

adfr

omth

eIn

stru

ctio

nR

AM

“00”

.Thi

sst

ate

ison

ecl

ock

cycl

elo

ng.

Sta

te1:

Che

cks

the

stat

eof

the

Cal

ibra

tion

and

Sta

rtbi

ts.

Thi

sis

the

“res

t”st

ate

whe

neve

rth

eS

eque

ncer

isst

oppe

dus

ing

the

rese

t,a

Pau

seco

mm

and,

orth

eS

tart

bit

isre

set

low

(“0”

).W

hen

the

Sta

rtbi

tis

set

toa

“1”,

this

stat

eis

one

cloc

kcy

cle

long

.

Sta

te2:

Per

form

calib

ratio

n.If

bit2

orbi

t6of

the

Con

figu-

ratio

nre

gist

eris

set

toa

“1”,

stat

e2

is76

cloc

kcy

cles

long

.If

the

Con

figur

atio

nre

gist

er’s

bit

3is

set

toa

“1”,

stat

e2

is49

44cl

ock

cycl

eslo

ng.

Sta

te3:

Run

the

inte

rnal

16-b

itTi

mer

.T

henu

mbe

rof

cloc

kcy

cles

for

this

stat

eva

ries

acco

rdin

gto

the

valu

est

ored

inth

eTi

mer

regi

ster

.T

henu

mbe

rof

cloc

kcy

cles

isfo

und

byus

ing

the

expr

essi

onbe

low

32T

+2

whe

re0

£T

£21

6−

1.

Sta

te7:

Run

the

acqu

isiti

onde

lay

and

read

Lim

it# 1

’sva

lue

ifne

eded

.The

num

ber

ofcl

ock

cycl

esfo

r12

-bit

+si

gnm

ode

varie

sac

cord

ing

to

9+

2D

whe

reD

isth

eus

er-p

rogr

amm

able

4-bi

tva

lue

stor

edin

bits

12–

15of

Inst

ruct

ion

RA

M“0

0”an

dis

limite

dto

0£

D£

15.

The

num

ber

ofcl

ock

cycl

esfo

r8-

bit

+si

gnor

“wat

chdo

g”m

ode

varie

sac

cord

ing

to

2+

2D

whe

reD

isth

eus

er-p

rogr

amm

able

4-bi

tva

lue

stor

edin

bits

12–

15of

Inst

ruct

ion

RA

M“0

0”an

dis

limite

dto

0£

D£

15.

Sta

te6:

Per

form

first

com

paris

on.

Thi

sst

ate

is5

cloc

kcy

cles

long

.

Sta

te4:

Rea

dLi

mit

# 2.

Thi

sst

ate

is1

cloc

kcy

cle

long

.

Sta

te5:

Per

form

aco

nver

sion

orse

cond

com

paris

on.T

his

stat

eta

kes

44cl

ock

cycl

esw

hen

usin

gth

e12

-bit

+si

gnm

ode

or21

cloc

kcy

cles

whe

nus

ing

the

8-bi

t+

sign

mod

e.T

he“w

atch

dog”

mod

eta

kes

5cl

ock

cycl

es.

ww

w.n

atio

nal.c

om30





4.0

Seq

uenc

er(C

ontin

ued)

DS

0112

64-1

9

FIG

UR

E15

.S

eque

ncer

Logi

cF

low

Cha

rt(I

P=

Inst

ruct

ion

Poi

nter

)

ww

w.n

atio

nal.c

om31

5.0

Ana

log

Con

side

ratio

ns5.

1R

EF

ER

EN

CE

VO

LTA

GE

The

diffe

renc

ein

the

volta

ges

appl

ied

toth

eV

RE

F+

and

VR

EF

−de

fines

the

anal

ogin

put

volta

gesp

an(t

hedi

ffere

nce

betw

een

the

volta

ges

appl

ied

betw

een

two

mul

tiple

xeri

nput

sor

the

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geap

plie

dto

one

ofth

em

ultip

lexe

rin

puts

and

anal

oggr

ound

),ov

erw

hich

4095

posi

tive

and

4096

nega

tive

code

sex

ist.

The

volta

geso

urce

sdr

ivin

gV

RE

F+

orV

RE

F−

mus

tha

veve

rylo

wou

tput

impe

danc

ean

dno

ise.

The

AD

Cca

nbe

used

inei

ther

ratio

met

ricor

abso

lute

refe

r-en

ceap

plic

atio

ns.

Inra

tiom

etric

syst

ems,

the

anal

ogin

put

volta

geis

prop

ortio

nalt

oth

evo

ltage

used

for

the

AD

C’s

ref-

eren

cevo

ltage

.Whe

nth

isvo

ltage

isth

esy

stem

pow

ersu

p-pl

y,th

eV

RE

F+

pin

isco

nnec

ted

toV

A+

and

VR

EF

−is

con-

nect

edto

GN

D.T

his

tech

niqu

ere

laxe

sth

esy

stem

refe

renc

est

abili

tyre

quire

men

tsbe

caus

eth

ean

alog

inpu

tvo

ltage

and

the

AD

Cre

fere

nce

volta

gem

ove

toge

ther

.T

his

mai

ntai

nsth

esa

me

outp

utco

defo

rgi

ven

inpu

tco

nditi

ons.

For

abso

lute

accu

racy

,whe

reth

ean

alog

inpu

tvol

tage

varie

sbe

twee

nve

rysp

ecifi

cvo

ltage

limits

,atim

ean

dte

mpe

ratu

rest

able

volta

geso

urce

can

beco

nnec

ted

toth

ere

fere

nce

in-

puts

.Typ

ical

ly,t

here

fere

nce

volta

ge’s

mag

nitu

dew

illre

quire

anin

itial

adju

stm

ent

tonu

llre

fere

nce

volta

gein

duce

dfu

ll-sc

ale

erro

rs.

Whe

nus

ing

the

LM12

(H)4

54/8

’sin

tern

al2.

5Vba

ndga

pre

f-er

ence

,a

para

llel

com

bina

tion

ofa

100

µFca

paci

tor

and

a0.

1µF

capa

cito

rco

nnec

ted

toth

eV

RE

FO

UT

pin

isre

com

-m

ende

dfo

rlo

wno

ise

oper

atio

n.W

hen

left

unco

nnec

ted,

the

refe

renc

ere

mai

nsst

able

with

out

aby

pass

capa

cito

r.H

ow-

ever

,en

sure

that

stra

yca

paci

tanc

eat

the

VR

EF

OU

Tpi

nre

-m

ains

belo

w50

pF.

5.2

INP

UT

RA

NG

E

The

LM12

(H)4

54/8

’sfu

llydi

ffere

ntia

lA

DC

and

refe

renc

evo

ltage

inpu

tsge

nera

tea

two’

s-co

mpl

emen

tou

tput

that

isfo

und

byus

ing

the

equa

tion

belo

w.

Rou

ndup

toth

ene

xtin

tege

rva

lue

betw

een

−40

96to

4095

for

12-b

itre

solu

tion

and

betw

een

−25

6to

255

for

8-bi

tres

o-lu

tion

ifth

ere

sult

ofth

eab

ove

equa

tion

isno

taw

hole

num

-be

r.A

san

exam

ple,

VR

EF

+=

2.5V

,VR

EF

−=

1V,V

IN+

=1.

5Van

dV

IN−

=G

ND

.T

he12

-bit

+si

gnou

tput

code

ispo

sitiv

efu

ll-sc

ale,

or0,

1111

,111

1,11

11.

IfV

RE

F+

=5V

,V

RE

F−

=1V

,V

IN+

=3V

,and

VIN

−=

GN

D,t

he12

-bit

+si

gnou

tput

code

is0,

1100

,000

0,00

00.

5.3

INP

UT

CU

RR

EN

T

Ach

argi

ngcu

rren

tflo

ws

into

orou

tof

(dep

endi

ngon

the

in-

put

volta

gepo

larit

y)th

ean

alog

inpu

tpi

ns,

IN0–

IN7

atth

est

art

ofth

ean

alog

inpu

tac

quis

ition

time

(tA

CQ

).T

his

cur-

rent

’spe

akva

lue

will

depe

ndon

the

actu

alin

putv

olta

geap

-pl

ied.

5.4

INP

UT

SO

UR

CE

RE

SIS

TAN

CE

For

low

impe

danc

evo

ltage

sour

ces

(<10

0Wfo

r5

MH

zop

-er

atio

nan

d<

60W

for

8M

Hz

oper

atio

n),

the

inpu

tch

argi

ngcu

rren

tw

illde

cay,

befo

reth

een

dof

the

S/H

’sac

quis

ition

time,

toa

valu

eth

atw

illno

tint

rodu

cean

yco

nver

sion

erro

rs.

For

high

erso

urce

impe

danc

es,

the

S/H

’sac

quis

ition

time

can

bein

crea

sed.

As

anex

ampl

e,op

erat

ing

with

a5

MH

zcl

ock

freq

uenc

yan

dm

axim

umac

quis

ition

time,

the

LM12

(H)4

54/8

’san

alog

inpu

tsca

nha

ndle

sour

ceim

ped-

ance

ashi

ghas

6.67

kW.

Whe

nop

erat

ing

at8

MH

zan

dm

axim

umac

quis

ition

time,

the

LM12

H45

4/8’

san

alog

inpu

tsca

nha

ndle

sour

ceim

peda

nce

ashi

ghas

4.17

kW.

Ref

erto

Sec

tion

2.1,

Inst

ruct

ion

RA

M“0

0”,

Bits

12–

15fo

rfu

rthe

rin

-fo

rmat

ion.

5.5

INP

UT

BY

PAS

SC

APA

CIT

AN

CE

Ext

erna

lcap

acito

rs(0

.01

µF–

0.1

µF)

can

beco

nnec

ted

be-

twee

nth

ean

alog

inpu

tpin

s,IN

0–IN

7,an

dan

alog

grou

ndto

filte

ran

yno

ise

caus

edby

indu

ctiv

epi

ckup

asso

ciat

edw

ithlo

ngin

putl

eads

.Itw

illno

tdeg

rade

the

conv

ersi

onac

cura

cy.

5.6

NO

ISE

The

lead

sto

each

ofth

ean

alog

mul

tiple

xer

inpu

tpin

ssh

ould

beke

ptas

shor

tas

poss

ible

.T

his

will

min

imiz

ein

put

nois

ean

dcl

ock

freq

uenc

yco

uplin

gth

atca

nca

use

conv

ersi

oner

-ro

rs.

Inpu

tfil

terin

gca

nbe

used

tore

duce

the

effe

cts

ofth

eno

ise

sour

ces.

5.7

PO

WE

RS

UP

PLI

ES

Noi

sesp

ikes

onth

eV

A+

and

VD

+su

pply

lines

can

caus

eco

nver

sion

erro

rs;

the

com

para

tor

will

resp

ond

toth

eno

ise.

The

AD

Cis

espe

cial

lyse

nsiti

veto

any

pow

ersu

pply

spik

esth

atoc

curd

urin

gth

eau

to-z

ero

orlin

earit

yco

rrec

tion.

Low

in-

duct

ance

tant

alum

capa

cito

rsof

10µF

orgr

eate

rpa

ralle

led

with

0.1

µFm

onol

ithic

cera

mic

capa

cito

rsar

ere

com

men

ded

for

supp

lyby

pass

ing.

Sep

arat

eby

pass

capa

cito

rssh

ould

beus

edfo

rth

eV

A+

and

VD

+su

pplie

san

dpl

aced

ascl

ose

aspo

ssib

leto

thes

epi

ns.

5.8

GR

OU

ND

ING

The

LM12

(H)4

54/8

’sno

min

alhi

ghre

solu

tion

perf

orm

ance

can

bem

axim

ized

thro

ugh

prop

ergr

ound

ing

tech

niqu

es.

The

sein

clud

eth

eus

eof

sepa

rate

anal

ogan

ddi

gita

lgro

und

plan

es.

The

digi

talg

roun

dpl

ane

ispl

aced

unde

ral

lcom

po-

nent

sth

atha

ndle

digi

tal

sign

als,

whi

leth

ean

alog

grou

ndpl

ane

ispl

aced

unde

rall

anal

ogsi

gnal

hand

ling

circ

uitr

y.T

hedi

gita

land

anal

oggr

ound

plan

esar

eco

nnec

ted

aton

lyon

epo

int,

the

pow

ersu

pply

grou

nd.T

his

grea

tlyre

duce

sth

eoc

-cu

rren

ceof

grou

ndlo

ops

and

nois

e.

Itis

reco

mm

ende

dth

atst

ray

capa

cita

nce

betw

een

the

ana-

log

inpu

tsor

outp

uts

(LM

12(H

)454

:IN

0–IN

3,M

UX

OU

T+

,M

UX

OU

T−

,S

/HIN

+,

S/H

IN−

;LM

12(H

)458

:IN

0–IN

7,V

RE

F+,

and

VR

EF

−)

bere

duce

dby

incr

easi

ngth

ecl

eara

nce

(+1/

16th

inch

)be

twee

nth

ean

alog

sign

alan

dre

fere

nce

pins

and

the

grou

ndpl

ane.

5.9

CLO

CK

SIG

NA

LLI

NE

ISO

LAT

ION

The

LM12

(H)4

54/8

’spe

rfor

man

ceis

optim

ized

byro

utin

gth

ean

alog

inpu

t/out

put

and

refe

renc

esi

gnal

cond

ucto

rs(p

ins

34–

44)

asfa

ras

poss

ible

from

the

cond

ucto

rth

atca

rrie

sth

ecl

ock

sign

alto

pin

23.G

roun

dtr

aces

para

llelt

oth

ecl

ock

sig-

nal

trac

eca

nbe

used

onpr

inte

dci

rcui

tbo

ards

tore

duce

cloc

ksi

gnal

inte

rfer

ence

onth

ean

alog

inpu

t/out

put

pins

.

6.0

App

licat

ion

Circ

uits

PC

EVA

LUAT

ION

/INT

ER

FAC

EB

OA

RD

Fig

ure

16is

the

sche

mat

icof

anev

alua

tion/

inte

rfac

ebo

ard

desi

gned

toin

terf

ace

the

LM12

(H)4

54or

LM12

(H)4

58w

ithan

XT

orA

T®

styl

eco

mpu

ter.

The

boar

dca

nbe

used

tode

-

ww

w.n

atio

nal.c

om32





6.0

App

licat

ion

Circ

uits

(Con

tinue

d)

velo

pbo

thso

ftwar

ean

dha

rdw

are.

The

boar

dha

rdw

ires

the

BW

(Bus

Wid

th)

pin

toa

logi

chi

gh,

sele

ctin

gan

8-bi

tw

ide

data

bus.

The

refo

re,i

tis

desi

gned

for

an8-

bite

xpan

sion

slot

onth

eco

mpu

ter’s

mot

herb

oard

.

The

circ

uito

pera

tes

ona

sing

le+

5Vsu

pply

deriv

edfr

omth

eco

mpu

ter’s

+12

Vsu

pply

usin

gan

LM34

0re

gula

tor.

Thi

sgr

eatly

atte

nuat

esno

ise

that

may

bepr

esen

ton

the

com

put-

er’s

pow

ersu

pply

lines

.H

owev

er,

your

appl

icat

ion

may

only

need

anLC

filte

r.

Fig

ure

16al

sosh

ows

the

reco

mm

ende

dsu

pply

(VA+

and

VD

+)

and

refe

renc

ein

put(

VR

EF

+an

dV

RE

F−)

bypa

ssin

g.T

hedi

gita

land

anal

ogsu

pply

pins

can

beco

nnec

ted

toge

ther

toth

esa

me

supp

lyvo

ltage

.How

ever

,the

yne

edse

para

te,m

ul-

tiple

bypa

ssca

paci

tors

.M

ultip

leca

paci

tors

onth

esu

pply

pins

and

the

refe

renc

ein

puts

ensu

res

alo

wim

peda

nce

by-

pass

path

over

aw

ide

freq

uenc

yra

nge.

All

digi

tal

inte

rfac

eco

ntro

lsi

gnal

s(I

OR

,IO

W,

and

AE

N),

data

lines

(DB

0–D

B7)

,ad

dres

slin

es(A

0–A

9),

and

IRQ

(in-

terr

upt

requ

est)

lines

(IR

Q2,

IRQ

3,an

dIR

Q5)

conn

ectio

nsar

em

ade

thro

ugh

the

mot

herb

oard

slot

conn

ecto

r.A

llan

alog

sign

als

appl

ied

to,

orre

ceiv

edby

,th

ein

put

mul

tiple

xer

(IN

0–IN

7fo

rth

eLM

12(H

)458

and

IN0–

IN3,

MU

XO

UT

+,

MU

XO

UT

−,

S/H

IN+

and

S/H

IN−

for

the

LM12

(H)4

54),

VR

EF

+,

VR

EF

−,

VR

EF

OU

T,

and

the

SY

NC

sign

alin

put/

outp

utar

eap

plie

dth

roug

ha

DB

-37

conn

ecto

ron

the

rear

side

ofth

ebo

ard.

Fig

ure

16sh

ows

that

ther

ear

enu

mer

ous

anal

oggr

ound

conn

ectio

nsav

aila

ble

onth

eD

B-3

7co

nnec

tor.

The

volta

geap

plie

dto

VR

EF

−an

dV

RE

F+

isse

lect

edus

ing

two

jum

pers

,JP

1an

dJP

2.JP

1se

lect

sbe

twee

nth

evo

ltage

appl

ied

toth

eD

B-3

7’s

pin

24or

GN

Dan

dap

plie

sit

toth

eLM

12(H

)454

/8’s

VR

EF

−in

put.

JP2

sele

cts

betw

een

the

LM12

(H)4

54/8

’sin

tern

alre

fere

nce

outp

ut,V

RE

FO

UT,a

ndth

evo

ltage

appl

ied

toth

eD

B-3

7’s

pin

22an

dap

plie

sit

toth

eLM

12(H

)454

/8’s

VR

EF

+in

put.

TAB

LE3.

LM12

(H)4

54/8

Eva

luat

ion/

Inte

rfac

eB

oard

SW

DIP

-8S

witc

hS

ettin

gsfo

rA

vaila

ble

I/OM

emor

yLo

catio

ns

Hex

idec

imal

SW

DIP

-8

I/OM

emor

y

Bas

eA

ddre

ssS

W1

SW

2S

W3

SW

4

(SE

L0)

(SE

L1)

(SE

L2)

(SE

L3)

100

ON

ON

ON

ON

120

OF

FO

NO

NO

N

140

ON

OF

FO

NO

N

160

OF

FO

FF

ON

ON

180

ON

ON

OF

FO

N

1A0

OF

FO

NO

FF

ON

1C0

ON

OF

FO

FF

ON

300

OF

FO

FF

OF

FO

N

340

ON

ON

ON

OF

F

280

OF

FO

NO

NO

FF

2A0

ON

OF

FO

NO

FF

The

boar

dal

low

sth

eus

eof

one

ofth

ree

Inte

rrup

tR

eque

st(I

RQ

)lin

esIR

Q2,

IRQ

3,an

dIR

Q5.

The

indi

vidu

alIR

Qlin

eca

nbe

sele

cted

usin

gsw

itche

s5,

6,an

d7

ofS

WD

IP-8

.W

hen

usin

gan

yof

thes

eth

ree

IRQ

s,th

eus

erne

eds

toen

-su

reth

atth

ere

are

noco

nflic

tsbe

twee

nth

eev

alua

tion

boar

dan

dan

yot

her

boar

dsat

tach

edto

the

com

pute

r’sm

othe

r-bo

ard.

Sw

itche

s1–

4,al

ong

with

addr

ess

lines

A5–

A9

are

used

asin

puts

toG

AL1

6V8

Pro

gram

mab

leG

ate

Arr

ay(U

2).T

his

de-

vice

form

sth

ein

terf

ace

betw

een

the

com

pute

r’sco

ntro

land

addr

ess

lines

and

gene

rate

sth

eco

ntro

lsig

nals

used

byth

eLM

12(H

)454

/8fo

rC

S,

WR

,an

dR

D.

Ital

soge

nera

tes

the

sign

alth

atco

ntro

lsth

eda

tabu

ffers

.Sev

eral

addr

ess

rang

esw

ithin

the

com

pute

r’sI/O

mem

ory

map

are

avai

labl

e.R

efer

toTa

ble

IIIfo

rth

esw

itch

setti

ngs

that

give

sth

ede

sire

dI/O

mem

ory

addr

ess

rang

e.S

elec

tion

ofan

addr

ess

rang

em

ust

bedo

neso

that

ther

ear

eno

conf

licts

betw

een

the

eval

uatio

nbo

ard

and

any

othe

rbo

ards

atta

ched

toth

eco

mpu

ter’s

mot

herb

oard

.T

heG

AL

equa

tions

are

show

nin

Fig

ure

18.

The

GA

Lfu

nctio

nalb

lock

diag

ram

issh

own

inF

igur

e19

.

Fig

ures

20,

21,

22,

23sh

owth

ela

yout

ofea

chla

yer

inth

e3-

laye

rev

alua

tion/

inte

rfac

ebo

ard

plus

the

silk

-scr

een

layo

utsh

owin

gpa

rts

plac

emen

t.F

igur

e21

isth

eto

por

com

pone

ntsi

de, F

igur

e22

isth

em

iddl

eor

grou

ndpl

ane

laye

r,F

igur

e23

isth

eci

rcui

tsi

de,

and

Fig

ure

20is

the

part

sla

yout

.

ww

w.n

atio

nal.c

om33





APPENDICE C: INDICE ANALITICOAPPENDICE C: INDICE ANALITICO

A

A/D CONVERTER 2, 6, 14, 28, 37, 47, 53ABACO ® BUS 4, 26, 37, 47, 49, 60

B

BACK UP 3, 10, 36BATTERIA 54BAUD RATE GENERATOR 56BIBLIOGRAFIA 64

C

CARATTERISTICHE ELETTRICHE 9CARATTERISTICHE GENERALI 8CARATTERISTICHE TECNICHE 8COMUNICAZIONE SERIALE 4, 38CONNESSIONI CON IL MONDO ESTERNO 10CONNETTORI

CN1 10CN2 20CN3 12CN4 11CN5 14CN6 18CN7 16

CPU 2, 8, 37CURRENT LOOP 2, 8, 20, 29, 38

D

DESCRIZIONE SOFTWARE 42DESCRIZIONE SOFTWARE DELLE PERIFERICHE DI BORDO52DIP SWITCH 2, 8, 40, 55DISPOSITIVI DI CLOCK 6DISPOSITIVI DI MEMORIA 7DSW1 40, 47, 55

E

EEPROM 2, 7, 8, 41, 49, 54EPROM 2, 7, 8, 47, 49





F

FGDOS 42, 49FLASH EEPROM SERIALE 8FLASH EPROM 2, 7, 8, 47, 49FLASH EPROM SERIALE 2, 7, 41, 47, 49, 56FREQUENZA BAUD RATE GENERATOR 8FREQUENZA CLOCK A/D 8FREQUENZA QUARZO CPU 8FULLY DIFFERENTIAL 28

G

GDOS 42, 49

I

IMPEDENZA INGRESSI ANALOGICI 9INFORMAZIONI GENERALI 2INGRESSI ANALOGICI 9INGRESSI DI CONFIGURAZIONE 40, 55INGRESSI DIFFERENZIALI 28INSTALLAZIONE 10INTERFACCE PER I/O DIGITALI 30INTERFACCIAMENTO DEGLI I/O CON IL CAMPO 29INTERRUPTS 37INTRODUZIONE 1

J

JUMPERS 32JUMPERS A 2 VIE 34JUMPERS A 3 VIE 35JUMPER A 4 VIE 35JUMPER A 5 VIE 35

L

LED 2, 30, 47, 55, 56LED DI ATTIVITA' 55LM 12H458 2, 6, 14, 53LOGICA DI CONTROLLO 7

M

MAPPAGGI ED INDIRIZZAMENTI 46MAPPAGGIO ABACO® BUS 49MAPPAGGIO DELLE RISORSE DI BORDO 46MAPPAGGIO MEMORIE 49MEMORY MANAGEMENT UNIT 52MMU 7, 52, 56





P

PERIFERICHE INTERNE DELLA CPU 59PESO 8PIO 3, 4, 8, 18, 47POWER FAILURE 2, 37PPI 82C55 2, 6, 8, 11, 12, 59PROCESSORE DI BORDO4

R

RANGE DI TEMPERATURA 9REAL TIME CLOCK 2, 3, 8, 37, 57RESET E WATCH DOG 36RETE TERMINAZIONE RS 422, 485 9RS 232 2, 8, 16, 29, 38RS 422 2, 8, 20, 29, 38RS 485 2, 8, 20, 29, 38RTC 47RUN/DEBUG 40, 55RV1 28

S

SAMPLE & HOLD 6SCHEDE ESTERNE 60SEGNALAZIONI VISIVE 30SELEZIONE MEMORIE 41SELEZIONE TIPO INGRESSI ANALOGICI 29SINGLE ENDED 28SIO 2, 3, 4, 47, 55SOGLIA INTERVENTO POWER FAILURE 9SRAM 2, 41, 47, 49STATO DELLA BATTERIA 54

T

TEST POINT 28TIMER COUNTER 2, 3, 4, 8, 16TP1 28TRIMMER E TARATURE 28

U

UMIDITÀ RELATIVA 9

V

VERSIONE SCHEDA 1





W

WATCH DOG 3, 4, 6, 8, 36, 37, 47, 54, 55WATCH DOG ESTERNO 54



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