UNITUNITÀ DIDATTICAÀ DIDATTICA

FLIP-FLOP oFLIP-FLOP o

MULTIVIBRATORI BISTABILIMULTIVIBRATORI BISTABILI

I.T.I. ‘’M.PANETTI’’I.T.I. ‘’M.PANETTI’’

CLASSE III - SIRIOCLASSE III - SIRIO

Francesco FERRARAFrancesco FERRARA

Conoscenza:Conoscenza: - Conoscere il funzionamento e le caratteristiche dei latch - Conoscere il funzionamento e le caratteristiche dei latch (SR, JK, D, T)(SR, JK, D, T) - Cogliere le differenze tra latch asincroni e latch sincroni- Cogliere le differenze tra latch asincroni e latch sincroni

Analisi/Progettazione:Analisi/Progettazione:

- Usare le porte logiche per realizzare i latch- Usare le porte logiche per realizzare i latch - Saper sintetizzare i latch con le mappe di Karnaugh- Saper sintetizzare i latch con le mappe di Karnaugh - Saper descrivere il comportamento dei latch attraverso - Saper descrivere il comportamento dei latch attraverso i diagrammi temporalii diagrammi temporali - Saper utilizzare la strumentazione adeguata per misure - Saper utilizzare la strumentazione adeguata per misure e prove di laboratorio e saper utilizzare i data sheet dei dispositivi e prove di laboratorio e saper utilizzare i data sheet dei dispositivi integratiintegrati

OBIETTIVIOBIETTIVI

Circuiti Sequenziali

I circuiti sequenziali sono circuiti in cui lo stato di uscita del sistema dipende non soltanto dallo stato di ingresso presente ma anche dalla succesione degli eventi logici che si sono susseguiti in precedenza

Ciò che caratterizza i circuiti sequenziali, rispetto a quelli combinatori è la presenza di elementi di memoria capaci di immagazzinare n variabili binarie (VARIABILI DI STATO), che insieme agli ingressi presenti, determinano le uscite e lo stato futuro della macchina

I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi:

LATCH FLIP FLOP

Ciascuno di questi circuiti è caratterizzato dalle segenti proprietà:

è bistabile: a seconda dell’ingresso memorizza 0 o 1 che mantiene (stati stabili) in assenza di input; ha due output (etichettati Q e Q’ o Q) che sono sempre l’uno il complemento dell’altro

Sono possibili due configurazioni: latch a porte NOR e a porte NAND:

LATCH SRLATCH SR

LATCH SINCRONI E ASINCRONII latch possono essere sincroni e asincroni:

Latch sincroni : i segnali di uscita cambiano ogni volta che uno o più ingressi cambiano

Latch sincroni : l’istante in cui l’uscita può cambiare è determinato da un segnale periodico detto clock

Impulso : transizione del livello di tensione da un livello basso ad un livello alto e viceversaTempo di ciclo: intervallo di tempo fra due impulsi consecutivi due

LATCH S-R

Il latch SR rappresenta l’elemento base della logica sequenziale e costituisce la cella elementare di memoria.

S ed R sono detti ingressi di eccitazione Q rappresenta l’uscita all’istante (t-Δt)

Q+ rappresenta l’uscita all’istante t

Q rappresenta l’uscita complementare di Q

S R Q Q+

R = 0R = 0

S = 0 S = 0 QQ

Q = 0 Q = 0

0011

XXXX

1 11 1

00 0000 0011

QQ++ = 0 = 0 QQ++ = 0 = 0 Q = 1Q = 1

0000 11

QQ++ = 1 = 1 Q = 0Q = 0

00

R =1R =1

S = 0 S = 0 1100

QQ++ = X = X

00

Q = 1Q = 1

111100

QQ++ = 0 = 0

00

Q = 0Q = 0

00

S = 1 S = 1

R = 0R = 0

11 00

QQ++ = 1 = 1

11

Q = 1Q = 1

1111 00

QQ++ = 1 = 1

11

Q = 0/1Q = 0/1R = 1R = 1

S = 1 S = 1

1 11 1

LATCH SRLATCH SR

Se S=R=0 l’uscita Q resta invariata, cioè Q=Q+

R=1 porta Q allo stato stabile 0

RESET

S=1 porta Q allo stato stabile 1

SET

Le due uscite devono essere sempre complementari, mentre se S=R=1 questo non avviene !!!

Il latch non prevede la possibilità di applicare un 1 logico su entrambi gli ingressi S e R, se ciò accadesse l’uscita del latch risulterebbe imprevedibile (ad esempio potrebbe mettersi ad oscillare)

LATCH SR

Abbiamo dimostrato che un latch memorizza un singolo bit.Il valore delle uscite dipende oltre che dai valori di ingresso, anche dalla sequenza di valori precedenti delle variabili di ingresso

S = Set (forza Q=1)R = Reset (forza Q=0)

L’uscita nel generico istante di tempo t è una Q(t) che dipende da:

S nell’istante tR nell’istante tQ(t-Δt) = uscita nell’istante (t- Δ t)

SS

RR

QQ

QQ

S R Q Q+

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 X

1 1 1 X

TABELLA DI TABELLA DI

ECCITAZIONEECCITAZIONE

LATCH S-RLATCH S-R

RR

SS

QQ

QQ

QQ++

Q Q+ S R

0 0 0 X

0 1 1 0

1 0 0 1

1 1 X 0

LATCH SRLATCH SR

QQ++

S R Q Q+

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 X

1 1 1 X

00 01 11 10

0 X 1

1 1 X 1

QQ

SRSR

QQ+ + = = SS· · R’R’ + + RR’.’. Q Q

LATCH SRLATCH SR

S

R

Q

Q

Bisogna tener conto dei ritardi temporali introdotti dalle porte logiche e dai fili che collegano le porte

L’uscita non risponde istantaneamente agli ingressi applicati

1

2

LATCH SR

RR

SS

QQ

QQ

DIAGRAMMI TEMPORALI LATCH SR

La rete si trova nello stato R=0 S=0 e Q=0 e al tempo t1

S commuta ad 1

Il segnale S=1 (SET) ha fatto commutare l’uscita Q da 0 a 1 ovvero il latch è stato settato a 1

S

R

Q

Q = 1t1

DIAGRAMMI TEMPORALI LATCH SR

Il segnale R=1 (RESET) ha fatto commutare l’uscita Q da 1 a 0 ovvero il latch è stato settato a 1

S

R

Q

Q = 0

La rete si trova nello stato S=0 R=0 e Q=1 e al tempo t1 R cambia in R=1

t1

DIAGRAMMI TEMPORALI LATCH SR

S

R

Q

t1 t2t3

LATCH JK

Il latch JK rappresenta una soluzione al problema della configurazione proibita del latch SR. Per evitare S=R=1 si portano le uscite Q e Q del latch SR in AND con gli input J e K del latch.

Una delle due AND avrà necessariamente l’output a 0, conseguentemente S=J·Q’ ed R=K·Q non potranno mai risultare entrambi uguali ad 1

LATCH JK

Q Q+

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0

1 1 1

S RJ K

10

CLK

Q

Q

S

R

J

K

XX

Se J = K= 0 Se J = K= 0 → Q = Q→ Q = Q++Se K= 1 Se K= 1 → Q→ Q+ + = 0= 0Se J= 1 Se J= 1 → Q→ Q+ + = 1= 1Se J= K = 1 Se J= K = 1 → Q→ Q+ + = Q= Q

J K Q Q+

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 1

1 1 1 0

CLK

Q

Q

J

K

J K Q+

0 0

0 1

1 0

1 1

QQ

00

11QQ

Q Q+ J K

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0

TABELLA DI ECCITAZIONE TABELLA DI ECCITAZIONE LATCH J-KLATCH J-K

LATCH JK

CLK

Q

Q

J

K

Q Q+ J K

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0

00 01 11 10

0 1 1

1 1 1

QQJ KJ K

QQ+ + = = J QJ Q’’ + + KK’’QQ

LATCH JK

LATCH D

C’è un solo ingresso D (i segnali R ed S sono sempre l’uno il negato dell’altro)C’è un solo ingresso D (i segnali R ed S sono sempre l’uno il negato dell’altro)

Evita il verificarsi della condizione proibita S=R=1Evita il verificarsi della condizione proibita S=R=1

Semplifica la realizzazione dei circuiti, perchè è necessarioo un solo generatore Semplifica la realizzazione dei circuiti, perchè è necessarioo un solo generatore

di segnale di eccitazione (D)di segnale di eccitazione (D)

Quando il clock va ad 1 il latch registra nello stato Q il valore dell’ingresso D Quando il clock va ad 1 il latch registra nello stato Q il valore dell’ingresso D

(da cui il nome delay, cioè ritardo) (da cui il nome delay, cioè ritardo)

S

R

CLK

D Q

Q

LATCH D

D Q

D = D = Q Q++

Il latch di tipo D memorizza il valore Il latch di tipo D memorizza il valore presente all’ingresso:presente all’ingresso:S

R

CLK

D Q

Q

Essendoci un unico ingresso sono possibili solo due casi:Essendoci un unico ingresso sono possibili solo due casi:

S = 0 e R = 1S = 0 e R = 1

S = 1 e R = 0S = 1 e R = 0

D Q Q+

Q

0 0QQ+ = 0 0Q 0

11Q+ = 0 0

Q

0

Q+ = 1

11 1

Q+ = 1

1

Q+

D Q+

0 1

1 0

D

QQ+ + = D= D

LATCH D

S

R

CLK

D Q

Q

É un latch che riproduce il dato all’ingresso D quando è abilitato, mentre mantiene il dato in memoria quando non è abilitato. D=1corrisponde alla configurazione di SET del latch SR, mentre D=0 corrisponde alla configurazione di RESET.

LATCH D τ

Latch T

Un latch simile al JK, ma con un solo ingresso ed in grado di cambiare lo stato logico d'uscita ogni volta che l'ingresso passa da 0 ad 1 si chiama latch "Toggle" o "T " ed è fondamentale nella realizzazione dei contatori d'impulsi elettronici.

''T'' sta per ''toggle'' cioè ''commutare''

Se T=1 l’uscita Q commuta

Se T=0 l’uscita Q resta inalterata

Nei circuiti sincroni l’uscita segue l’ingresso in dipendenza del periodo di clock

TTJJ

KK

QQ

QQ

LATCH T (TOGGLE)

Q Q+ T

0 0 0

0 1 1

1 0 1

1 1 0

T Q Q+

0 0 0

0 1 1

1 0 1

1 1 0

CLK

Q

Q

JJ

KK

TTTABELLA DI PILOTAGGIOTABELLA DI PILOTAGGIO

QQ+ + = T + Q = T + Q ≈ T = Q + Q≈ T = Q + Q+ + ≈ Q = T + Q≈ Q = T + Q++Lo stato logico di uscita cambia quando l’ingresso T commuta ad 1

LATCH T

J

K

CLK

T Q

Q

T

Q

CLK

RITARDO τ

t1 t2 t3

PROVA DI LABORATORIO

Componenti e strumentazione:

Generatore di funzioni

Oscilloscopio digitale a doppia traccia

Basetta

2 Diodi Led

Integrati 74LS02 (NOR) e 74LS00 (NAND)

Resistori: 2 da 330 Ω e 2 da 1 K Ω

Scopo della prova:

Studiare il comportamento di un latch SR con porte NAND e porte NOR

..

.

R

Q

Q

1 kΩ

S

1 kΩ

330 Ω

330 Ω

VCC