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Bistabili Latch Flip Flop Registro di Memoria Sintesi di Circuiti Sequenziali: Esempio

Architettura degli Elaboratori

Modulo I: Reti Logiche

Bistabili e Sintesi di Circuiti Sequenziali

Lezione 8

Ra↵aella Gentilini

December 8, 2020

Ra↵aella Gentilini Architettura degli Elaboratori 1 / 31

Bistabili

Negatori Collegai a Croce

Latch SRLatch D

Flip Flop

Flip Flop D

Registro di Memoria

Sintesi di Circuiti Sequenziali: Esempio

Macchine a Stati Finiti

• Nella lezione precedente abbiamo introdotto le macchine a statifiniti (FSM) al fine di modellare ad alto livello i circuiti sequenziali(ad esempio, il controllore di un semaforo)

• La loro realizzazione fisica consiste in una rete (combinatoria) per ilcalcolo delle uscite e dello stato futuro, a partire da ingressi e statopresente ed un registro di attualizzazione dello stato

Macchine a Stati Finiti

• Nella lezione precedente abbiamo introdotto le macchine a statifiniti (FSM) al fine di modellare ad alto livello i circuiti sequenziali(ad esempio, il controllore di un semaforo)

• La loro realizzazione fisica consiste in una rete (combinatoria) per ilcalcolo delle uscite e dello stato futuro, a partire da ingressi e statopresente ed un registro di attualizzazione dello stato

Registro di Memoria

Bistabili

• Il blocco costitutivo fondamentale di un registro di memoria e’un elemento bistabile

• Un bistabile e’ un elemento circuitale con due stati stabili, ingrado dunque di memorizzare un bit di informazione.

• Dato un circuito (sequenziale), diciamo stato stabile delcircuito un’attribuzione di valori di verita’ a tutti i fili delcircuito in accordo con il comportamento delle porte logiche

Registro di Memoria

Bistabili

Registro di Memoria

Bistabili

Un semplice Bistabile: Due Negatori Collegati a

La figura sopra illustra un semplice bistabile composto da una coppia di

negatori (o inverter) I1, I2 collegati a croce, nel senso che l’ingresso di I1e’ l’uscita di I2 e viceversa

Negatori Collegati a Croce: Analisi

• L’analisi di un elemento circuitale sequenziale (come unbistabile) di↵erisce dall’analisi di un circuito combinatorioperche’ il primo e’ ciclico

• Nel nostro caso, le uscite Q e Q̄ dipendono l’una dall’altra

• Per analizzare il comportamento del nostro bistabile, studiamoi due casi in cui Q e’ 0 oppure Q e’ 1

Negatori Collegati a Croce: Analisi (Caso Q = 0)

Caso Q = 0

• I2 riceve in ingresso 0 e, di conseguenza, produce uscita 1 su Q̄

• I1 riceve in ingresso 1 da Q̄ e produce a sua volta un’uscita 0 su Q

• Stato stabile poiche’ viene confermata la premessa iniziale (Q = 0).

Negatori Collegati a Croce: Analisi (Caso Q = 1)

Caso Q = 1

• I2 riceve in ingresso 1 e, di conseguenza, produce uscita 0 su Q̄

• I1 riceve in ingresso 0 da Q̄ e produce a sua volta un’uscita 1 su Q

• Stato stabile poiche’ viene confermata la premessa iniziale (Q = 1).

Negatori Collegati a Croce: Limiti

• Abbiamo visto che due negatori collegati a croce sono ingrado di memorizzare un bit di informazione

• Potenzialmente, lo stato di una macchina a stati finitipotrebbe essere realizzato con un’insieme di negatori collegatia croce che codificano un insieme di bit (o variabili di sato)

• Tuttavia, l’utente non avrebbe a disposizione un ingresso chegli permetta di controllare tali variabili di stato

• Altri elementi bistabili, come ad esempio i latch ed i flip-flopche vedremo nel seguito, sono provvisti di ingressi percontrollare il valore delle variabili di stato, e dunque risultanopiu’ utili per codificare gli stati di una macchina a stati finiti

Latch SR

• Realizzabile con due porte NOR collegate a croce

• Ha due ingressi S (Set) ed R (Reset) e due uscite Q e Q̄

Latch SR: Analisi

Ingressi S = 0,R = 0

Quando nessuno dei due ingressi R ed S del Latch SR e’ stato attivato(i.e. ne’ R ne’ S valgono 1) l’uscita Q ricorda il suo valore precedente,che denotiamo Qprec nel seguito. Vi sono due stati stabili, a seconda delvalore di Qprec .

• Q tiene memoria di Qprec (e Q̄ e’ il suo complemento Q̄prec)

Latch SR: Analisi

N2 riceve almeno un valore vero (S = 1), producendo 0 su Q̄. A questopunto, essendo 0 entrambi gli ingressi di N1, l’uscita Q assume valore 1

• Quando viene attivato S , Q viene settato a 1 (e Q̄ reagisce in modoopposto)

Latch SR: Analisi

N1 riceve almeno un valore vero (R = 1), producendo 0 su Q. A questopunto, essendo 0 entrambi gli ingressi di N2, l’uscita Q̄ assume valore 1

• Quando viene attivato R , Q viene resettato a 0 (e Q̄ reagisce inmodo opposto)

R -Doa-Q

Latch SR: Analisi

Ingressi S = R = 1

N1 ed N2 vedono entrambi almeno un ingresso 1, producendo entrambi 0

• Non ha senso: significa settare e resettare contemporaneamente

• Q e Q̄ inconsistenti perche non l’una l’opposto dell’altra

Latch SR: Tabella Verita’

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11 O O

Latch SR: Simbolo Circuitale

Latch SR: Limiti

• Il latch SR e’ scomodo perche’ si comporta in manierainconsistente quando sono attivati contemporaneamente gliingressi S ed R (Q e Q̄ assumono entrambe valore 1)

• Inoltre gli ingressi S ed R combinano gli aspetti del ’come’ edel ’quando’ . . .

• Attivare uno degli ingressi infatti determina non solo comedebba diventare lo stato Q ma anche quando questo debbacambiare

• Tali limiti vengono colmati dal prossimo bistabile chevedremo: il latch D

Latch SR: Limiti

Latch D

Ha due ingressi:

• un ingresso dati D, che controlla il prossimo stato

• un ingresso clock CLK che controlla invece il momento del cambiodi stato

Latch D: Analisi

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Latch D: Simbolo Circuitale

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Latch D: Limiti

• Il latch D aggiorna continuamente il suo stato quandoCLK = 1

• Sarebbe invece utile aggiornare lo stato solo in un momentopreciso

• Tali limiti vengono colmati dai cosidetti flip flop

• Introduciamo dunque l’ultimo bistabile di cui parleremo: il flipflop D

Latch D: Limiti

Flip Flop D

• Puo’ essere realizzato a partire da due latch D in cascata controllatida due segnali di clock complementari

• Il primo latch L1 viene detto master, il secondo L2 slave

• N1 collega i due latch

Moster SCove

Flip Flop D: Analisi

• Quando CLK = 0, qualsiasi valore di D viene portato a N1

• Quando CLK diventa 1 il valore di N1 viene trasmesso sull’uscitadell’elemento circuitale (Q in L2)

• In altre parole, un flip-flop D copia D su Q al fronte di salita delclock e ricorda il suo stato in tutti gli altri casi.

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Flip Flop D: Simbolo Circuitale

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Registro

Un registro ad N bit e’ un banco di N flip flop che condividono un ingressodi clock CLK in comune, in modo che tutti i bit vengano aggiornati allostesso tempo.

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Sintesi Circuito Sequenziale: Esempio

Specifiche

• Incrocio tra due strade: nord-sud (NS) ed est-ovest (EO) controllateda un semaforo

• Il semaforo puo’ commutare ogni 30 secondi: per semplicita’consideriamo solamente rosso e verde

• E’ presente un sensore in grado di ’leggere’, per ogni direttrice, seesiste almeno un’auto in attesa, oppure un’auto che si accinga adattraversare (condizioni trattate allo stesso modo).

• Il semaforo deve cambiare colore, da rosso a verde, quando esisteun’auto in attesa sulla sua direttrice.

• Se ci sono auto in attesa su entrambe le direttrici il semaforo devecambiare colore (al termine del tempo di commutazione).

• Il primo passo consiste nel modellare ad alto livello il nostro circuitocon una macchina a stati finiti

• Abbiamo codificato gli ingressi con due variabili booleane iEO , iNS

• Serve 1 bit di informazione per codificare lo stato (2 stati possibili!)

• Avro’ dunque bisogno di un bistabile (flip flop D, che chiamero’ F ,con uscite QF , Q̄F ) : QF = 1 codifichera’ lo stato VerdeNS , QF = 0codifichera’ lo stato VerdeEO

• Serve 1 bit per codificare uscita: u = 1 codifichera’ LuceVerdeNS ,u = 0 codifichera’ LuceVerdeEO

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STATO PRESENTE INGRESS'

STATOFuturo USCETA

QF LEO ins Df w

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Scriviamo ora le mappe di Karnaugh per lo stato futuro e perl’uscita

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oi.li#itLILDf = QI ins t Qtieo W= Qf

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Siamo ora in grado di sintetizzare il nostro circuito sequenziale:

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Riferimenti

Capitolo 3 del libro di supporto: S. Harris et al. Sistemi Digitali eArchitettura degli Elaboratori Zanichelli Editore.

• Sezioni 3.1, 3.2, 3.2.1,3.2.2,3.3.3 e 3.2.4.

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