Stato Elettronica Mu Adriano Lai Schema della presentazione · Elettronica veloce (trise...

11CSN1 CSN1 -- LecceLecce 24 24 SettembreSettembre 2003 2003 Stato Elettronica Mu Stato Elettronica Mu Stato Elettronica Mu Stato Elettronica Mu Stato Elettronica Mu Stato Elettronica Mu Stato Elettronica Mu Stato Elettronica Mu

Adriano LaiAdriano LaiAdriano LaiAdriano LaiAdriano LaiAdriano LaiAdriano LaiAdriano LaiStato Elettronica MuStato Elettronica MuStato Elettronica MuStato Elettronica MuStato Elettronica MuStato Elettronica MuStato Elettronica MuStato Elettronica Mu

••Descrizione Descrizione del del sistema nel suo insiemesistema nel suo insieme••Aspetti critici Aspetti critici e e soluzioni adottatesoluzioni adottate

••Componenti principali Componenti principali del del sistemasistema••StatoStato••PianificazionePianificazione

Schema Schema Schema Schema Schema Schema Schema Schema della presentazionedella presentazionedella presentazionedella presentazionedella presentazionedella presentazionedella presentazionedella presentazione


Adriano LaiAdriano LaiAdriano LaiAdriano LaiAdriano LaiAdriano LaiAdriano LaiAdriano Lai

RequisitiRequisitiRequisitiRequisitiRequisitiRequisitiRequisitiRequisiti 1 1 1 1 1 1 1 1 –––––––– FrontFrontFrontFrontFrontFrontFrontFront--------endendendendendendendend

Sistema Sistema Sistema Sistema Sistema Sistema Sistema Sistema µµµµµµµµ: un : un : un : un : un : un : un : un insieme di rivelatori differentiinsieme di rivelatori differentiinsieme di rivelatori differentiinsieme di rivelatori differentiinsieme di rivelatori differentiinsieme di rivelatori differentiinsieme di rivelatori differentiinsieme di rivelatori differenti

••Geometrie differentiGeometrie differentiGeometrie differentiGeometrie differentiGeometrie differentiGeometrie differentiGeometrie differentiGeometrie differenti••Capacità differenti Capacità differenti Capacità differenti Capacità differenti Capacità differenti Capacità differenti Capacità differenti Capacità differenti (10(10(10(10(10(10(10(10--------220 220 220 220 220 220 220 220 pFpFpFpFpFpFpFpF))))))))••Letture differentiLetture differentiLetture differentiLetture differentiLetture differentiLetture differentiLetture differentiLetture differenti::::::::

••PadPadPadPadPadPadPadPad••WireWireWireWireWireWireWireWire••CombinataCombinataCombinataCombinataCombinataCombinataCombinataCombinata••GEMGEMGEMGEMGEMGEMGEMGEM

Elettronica veloce Elettronica veloce Elettronica veloce Elettronica veloce Elettronica veloce Elettronica veloce Elettronica veloce Elettronica veloce ((((((((ttttttttriseriseriseriseriseriseriserise amplificatore amplificatore amplificatore amplificatore amplificatore amplificatore amplificatore amplificatore ~ 10 ns) ~ 10 ns) ~ 10 ns) ~ 10 ns) ~ 10 ns) ~ 10 ns) ~ 10 ns) ~ 10 ns)

susususususususu un un un un un un un un vasto intervallo di vasto intervallo di vasto intervallo di vasto intervallo di vasto intervallo di vasto intervallo di vasto intervallo di vasto intervallo di CCCCCCCCinininininininin



Requisiti Requisiti Requisiti Requisiti Requisiti Requisiti Requisiti Requisiti 2 2 2 2 2 2 2 2 –––––––– Layout e Layout e Layout e Layout e Layout e Layout e Layout e Layout e logicalogicalogicalogicalogicalogicalogicalogica

“vista” “vista” “vista” “vista” “vista” “vista” “vista” “vista” dal rivelatoredal rivelatoredal rivelatoredal rivelatoredal rivelatoredal rivelatoredal rivelatoredal rivelatore

“vista” “vista” “vista” “vista” “vista” “vista” “vista” “vista” dal dal dal dal dal dal dal dal triggertriggertriggertriggertriggertriggertriggertrigger

Canali Fisici Canali Fisici Canali Fisici Canali Fisici

126k (Front126k (Front126k (Front126k (Front----end)end)end)end)

Canali logiciCanali logiciCanali logiciCanali logici 26k 26k 26k 26k

(ODE)(ODE)(ODE)(ODE)

Pad Pad Pad Pad logicilogicilogicilogici –––– 55k (L0 trigger)55k (L0 trigger)55k (L0 trigger)55k (L0 trigger)

Solo i Solo i Solo i Solo i Solo i Solo i Solo i Solo i canali logici canali logici canali logici canali logici canali logici canali logici canali logici canali logici sono inviati sono inviati sono inviati sono inviati sono inviati sono inviati sono inviati sono inviati al al al al al al al al

trigger e trigger e trigger e trigger e trigger e trigger e trigger e trigger e letti dal letti dal letti dal letti dal letti dal letti dal letti dal letti dal DAQDAQDAQDAQDAQDAQDAQDAQ

ConseguenzeConseguenzeConseguenzeConseguenzeConseguenzeConseguenzeConseguenzeConseguenze::::::::

• • • • • • • • Notevole riduzione dei costiNotevole riduzione dei costiNotevole riduzione dei costiNotevole riduzione dei costiNotevole riduzione dei costiNotevole riduzione dei costiNotevole riduzione dei costiNotevole riduzione dei costi

•••••••• RiduzioneRiduzioneRiduzioneRiduzioneRiduzioneRiduzioneRiduzioneRiduzione del del del del del del del del numero di connessioninumero di connessioninumero di connessioninumero di connessioninumero di connessioninumero di connessioninumero di connessioninumero di connessioni

• • • • • • • • Una Una Una Una Una Una Una Una ““““““““ginnasticaginnasticaginnasticaginnasticaginnasticaginnasticaginnasticaginnastica” ” ” ” ” ” ” ” articolata articolata articolata articolata articolata articolata articolata articolata per per per per per per per per tradurre tradurre tradurre tradurre tradurre tradurre tradurre tradurre il il il il il il il il layout layout layout layout layout layout layout layout fisico nel fisico nel fisico nel fisico nel fisico nel fisico nel fisico nel fisico nel layout layout layout layout layout layout layout layout logicologicologicologicologicologicologicologico



Requisiti Requisiti Requisiti Requisiti Requisiti Requisiti Requisiti Requisiti 3 3 3 3 3 3 3 3 –––––––– Timing ed Timing ed Timing ed Timing ed Timing ed Timing ed Timing ed Timing ed efficienzaefficienzaefficienzaefficienzaefficienzaefficienzaefficienzaefficienza

L0 L0 (µ)(µ)(µ)(µ)(µ)(µ)(µ)(µ) Trigger: 5 SU 5 CON Trigger: 5 SU 5 CON efficieNZAefficieNZA DEL 95%DEL 95%!! efficienZA efficienZA RICHIESTA per RICHIESTA per canALEcanALE: :

99% in 20 ns (double gap)99% in 20 ns (double gap)

Time (ns)

En

trie

s

2.0mm pitch, wire readout

0

25

50

75

100

125

150

175

200

265 270 275 280 285 290 295 300 305 310 315

25 ns

!! ControllareControllare (e (e regolareregolare)) periodoperiodo e e fase rispetto fase rispetto al clock al clock di sistema di sistema (BX)(BX)

Allineamento temporaleAllineamento temporaleAllineamento temporaleAllineamento temporale

Col clock del Bunch CrossingCol clock del Bunch CrossingCol clock del Bunch CrossingCol clock del Bunch CrossingDella Della Della Della distribuzione temporale distribuzione temporale distribuzione temporale distribuzione temporale del del del del singolo canalesingolo canalesingolo canalesingolo canale

• Risoluzione intrinseca Risoluzione intrinseca Risoluzione intrinseca Risoluzione intrinseca del del del del rivelatore rivelatore rivelatore rivelatore ((((rms rms rms rms ~ 4 ns)~ 4 ns)~ 4 ns)~ 4 ns)

• Offset Offset Offset Offset temporalitemporalitemporalitemporali• FissiFissiFissiFissi

• Tempo Tempo Tempo Tempo di volodi volodi volodi volo• CaviCaviCaviCavi• Differenze di guadagno fra camereDifferenze di guadagno fra camereDifferenze di guadagno fra camereDifferenze di guadagno fra camere

• Variabili nel Variabili nel Variabili nel Variabili nel tempotempotempotempo• jitter jitter jitter jitter dei cavidei cavidei cavidei cavi• ∆∆∆∆voltvoltvoltvolt, , , , ∆∆∆∆presspresspresspress, , , , ∆∆∆∆TempTempTempTemp



StrumentiStrumentiStrumentiStrumentiStrumentiStrumentiStrumentiStrumenti per per per per per per per per l’allineamento temporale l’allineamento temporale l’allineamento temporale l’allineamento temporale l’allineamento temporale l’allineamento temporale l’allineamento temporale l’allineamento temporale

Front-end boardsASDDIALOG: Programmable delays

ODE boardsSynchronization to BXTime taggingL0 pipelinesL0/L1 interfaces

SYNC chipReconstruction of time distributions (TDC)Delay measurement and monitoringRate monitoring

IB

SB(ECS)

I2C link

CAN link



Architettura Architettura Architettura Architettura Architettura Architettura Architettura Architettura del del del del del del del del sistemasistemasistemasistemasistemasistemasistemasistema

(42k LVDS)

Logical ChannelsLinks (26k)

Intermediate Boards Logical channels

Generation(IB)

L0 (µµµµ) Trigger

L1 buffers &DAQ Interface

Optical transmission

~1000 link

~150 link

In CAVERNA In CAVERNA In CAVERNA In CAVERNA In CAVERNA In CAVERNA In CAVERNA In CAVERNA ((((((((RadiazioneRadiazioneRadiazioneRadiazioneRadiazioneRadiazioneRadiazioneRadiazione: : : : : : : : Componenti Componenti Componenti Componenti Componenti Componenti Componenti Componenti

dadadadadadadadacertificarecertificarecertificarecertificarecertificarecertificarecertificarecertificare))))))))

In Counting RoomIn Counting Room

Front-end controlsECS nodes

Service Boards

Low

Vol

tage

ASD

Physical Channels (126k)

OnOnDETECTORDETECTOR

Programmable DelaysLogics, DACs, I2C node

(DIALOG)

ASD ASD

FrontFront--endend

OffOffDETECTORDETECTOR

Off Detector

ElectronicsBX Synchronization

Fine Time measurementL0 buffers

Trigger & DAQ interfaces

(SYNC)

ASD ASD ASD ASD CERNCERNCERNCERNSchede Schede Schede Schede FEFEFEFE INFN INFN INFN INFN CagliariCagliariCagliariCagliariSPBSPBSPBSPB INFN Roma1 (PZ)INFN Roma1 (PZ)INFN Roma1 (PZ)INFN Roma1 (PZ)DIALOGDIALOGDIALOGDIALOG INFN INFN INFN INFN CagliariCagliariCagliariCagliariIBIBIBIB INFN INFN INFN INFN FrascatiFrascatiFrascatiFrascatiLVLVLVLV INFN INFN INFN INFN FrascatiFrascatiFrascatiFrascatiSBSBSBSB INFN Roma1INFN Roma1INFN Roma1INFN Roma1ODEODEODEODE INFN INFN INFN INFN FrascatiFrascatiFrascatiFrascatiSYNC chip INFN SYNC chip INFN SYNC chip INFN SYNC chip INFN CagliariCagliariCagliariCagliariCoordCoordCoordCoord.... A. Lai INFN CAA. Lai INFN CAA. Lai INFN CAA. Lai INFN CA

ResponsabilitàResponsabilitàResponsabilitàResponsabilitàResponsabilitàResponsabilitàResponsabilitàResponsabilità::::::::

3 MCHF3 MCHF



Struttura Struttura Struttura Struttura Struttura Struttura Struttura Struttura e e e e e e e e ubicazione ubicazione ubicazione ubicazione ubicazione ubicazione ubicazione ubicazione del del del del del del del del sistema sistema sistema sistema sistema sistema sistema sistema

M2M2M2M2----M5M5M5M5

Muon filters

CamereCamereCamereCamere

Crates

Detector Area

Counting house

80 m



CARIOCA (CERN)CARIOCA (CERN)CARIOCA (CERN)CARIOCA (CERN)CARIOCA (CERN)CARIOCA (CERN)CARIOCA (CERN)CARIOCA (CERN)

40 40 40 40 mWmWmWmW16 16 16 16 mWmWmWmWCons./Cons./Cons./Cons./canalecanalecanalecanale

25 ohm25 ohm25 ohm25 ohm45 ohm45 ohm45 ohm45 ohmZZZZinininin

750 750 750 750 kCHFkCHFkCHFkCHF(50 (50 (50 (50 kCHFkCHFkCHFkCHF))))CostoCostoCostoCosto

100 + 14 100 + 14 100 + 14 100 + 14 mV/mV/mV/mV/fCfCfCfC

12 mV/12 mV/12 mV/12 mV/fCfCfCfCSens Sens Sens Sens @ 220 @ 220 @ 220 @ 220 pFpFpFpF

100 + 27.5 100 + 27.5 100 + 27.5 100 + 27.5 mV/mV/mV/mV/fCfCfCfC

23 mV/23 mV/23 mV/23 mV/fCfCfCfCSens Sens Sens Sens @ 10 @ 10 @ 10 @ 10 pFpFpFpF

50 ns50 ns50 ns50 ns50 ns50 ns50 ns50 nsttttfallfallfallfall

6 ns6 ns6 ns6 ns10 ns10 ns10 ns10 nsttttriseriseriserise

3000e + 3000e + 3000e + 3000e + 40e/40e/40e/40e/pFpFpFpF

2200e + 2200e + 2200e + 2200e + 40e/40e/40e/40e/pFpFpFpF

ENCENCENCENC

ASDQ(ASDQ(ASDQ(ASDQ(++++++++))))CARIOCACARIOCACARIOCACARIOCACaratteristicheCaratteristiche

•• radrad hard IBM 0.25hard IBM 0.25•• 16000 chip 16000 chip sul sistemasul sistema•• Ultima versione Ultima versione (“finale”) sotto (“finale”) sotto

bonding al CERNbonding al CERN•• Inizio Inizio test test OttobreOttobre

8x



DIALOG (DIALOG (DIALOG (DIALOG (DIALOG (DIALOG (DIALOG (DIALOG (CagliariCagliariCagliariCagliariCagliariCagliariCagliariCagliari))))))))

16 LVDSinput Prog.

Delayer

Prog.Dig.

Shaper

MASK

LogicalChannel

Generation

8 LVDSoutput

I2CInterface

SCL

SDA

DIALOGConfiguration

registers

CAlibDLL&

DLL ADC

Address

16 bitsRate counter

Tst Signal

Pls0

Pls1

ASD pulse generation

& Delay

ThrDAC 1-16Threshold 1-16

Calibration CLK

Pulse

Start/Stop

" Programmable time adjustment (32 steps of Programmable time adjustment (32 steps of Programmable time adjustment (32 steps of Programmable time adjustment (32 steps of ~1.5 ns each @40 MHz) with external ~1.5 ns each @40 MHz) with external ~1.5 ns each @40 MHz) with external ~1.5 ns each @40 MHz) with external calibration by DLL (settable period ~ 40calibration by DLL (settable period ~ 40calibration by DLL (settable period ~ 40calibration by DLL (settable period ~ 40----15 15 15 15 ns)ns)ns)ns)

" Programmable output signal width Programmable output signal width Programmable output signal width Programmable output signal width adjustment (8 steps of ~3 ns each)adjustment (8 steps of ~3 ns each)adjustment (8 steps of ~3 ns each)adjustment (8 steps of ~3 ns each)

" Mask on every input channelMask on every input channelMask on every input channelMask on every input channel

" 16 16 16 16 DACsDACsDACsDACs for ASD threshold settings:for ASD threshold settings:for ASD threshold settings:for ASD threshold settings:

LSB LSB LSB LSB ~ 0.1~ 0.1~ 0.1~ 0.1 fCfCfCfC @ 10@ 10@ 10@ 10 pFpFpFpF, ~ 0.2, ~ 0.2, ~ 0.2, ~ 0.2 fCfCfCfC @ 220 @ 220 @ 220 @ 220 pFpFpFpF

" IIII2222C InterfaceC InterfaceC InterfaceC Interface

" TripleTripleTripleTriple----voted and autovoted and autovoted and autovoted and auto----corrected registers for corrected registers for corrected registers for corrected registers for better SEU immunity (both configuration and better SEU immunity (both configuration and better SEU immunity (both configuration and better SEU immunity (both configuration and state machines)state machines)state machines)state machines)

" Logical Channel generation:Logical Channel generation:Logical Channel generation:Logical Channel generation:

# OR2 ; OR4 ; OR8OR2 ; OR4 ; OR8OR2 ; OR4 ; OR8OR2 ; OR4 ; OR8

# AND2 ; OR2 (2 AND2) ; OR4 (4 AND2) AND2 ; OR2 (2 AND2) ; OR4 (4 AND2) AND2 ; OR2 (2 AND2) ; OR4 (4 AND2) AND2 ; OR2 (2 AND2) ; OR4 (4 AND2)

" ASD pulse generationASD pulse generationASD pulse generationASD pulse generation

" 16 bits rate counter (1 channel at a time)16 bits rate counter (1 channel at a time)16 bits rate counter (1 channel at a time)16 bits rate counter (1 channel at a time)

" Internal Pattern generationInternal Pattern generationInternal Pattern generationInternal Pattern generation

• rad hard IBM 0.25• 8000 pezzi nel sistema• 2 versioni (parziali) realizzate:

DIALOG-αααα Feb 02DIALOG-ββββ Sett 02

• Versione finale da inviare fine Ott.• Eng run e produzione di massa entro il 2004



IB e TB (LNF)IB e TB (LNF)IB e TB (LNF)IB e TB (LNF)IB e TB (LNF)IB e TB (LNF)IB e TB (LNF)IB e TB (LNF)

Intermediate Board Intermediate Board Intermediate Board Intermediate Board e e e e

Transition BoardTransition BoardTransition BoardTransition Board

16 slots (IB/ODE)16 slots (IB/ODE)

PS connectors

PS connectors

CAN connectors

(ODE)

CAN connectors

(ODE)

Tim

e [n

sec]

Tim

e [n

sec]

Tim

e [n

sec]

Tim

e [n

sec]

Input channel numberInput channel numberInput channel numberInput channel number

2 ns

win

dow

10 20 30 40 50 60 70 80 9013

13.5

14

14.5

15

15.5

16 OR 4 AOR 4 BOR 24AOR 24B

69,0

70,0

71,0

72,0

73,0

74,0

75,0

1 7 13 19 25 31 37 43 49 55 61 67 73 79 85 92

Input channel number

Tim

e [n

sec

]

OR 4 AOR 4 B

2 ns

wind

ow

69,0

70,0

71,0

72,0

73,0

74,0

75,0

1 7 13 19 25 31 37 43 49 55 61 67 73 79 85 92


Tim

e [n

sec

]

69,0

70,0

71,0

72,0

73,0

74,0

75,0

1 7 13 19 25 31 37 43 49 55 61 67 73 79 85 92


Tim

e [n

sec

]

OR 4 AOR 4 BOR 4 AOR 4 B

2 ns

wind

ow

•• PrototipoPrototipo finale pronto finale pronto da marzo scorsoda marzo scorso•• 152 IB+TB 152 IB+TB nel sistema nel sistema –– 24 BP24 BP

1111CSN1 CSN1 -- LecceLecce 24 24 SettembreSettembre 2003 2003 Stato Elettronica Mu Stato Elettronica Mu

Adriano LaiAdriano Lai

SYNC (SYNC (CagliariCagliari))8 LVDS in

TDC

Phase4bits x 8

BXsync

BXcount

Phase4bits x 8

BX4bit

BX + hits4 + 8

L0 buffer

DPRAM256 x 54

Hamming code generator

EDAC

Hamming code generator

EV count

ERR flags

EV4bit

L0 derandomizerDPRAM128 x 54

EDAC

ERR flags

OutMux 32 x 2

To L1

To GOLProg GOL buffer

FT4bits x 8

Fine TimeHistogram

24bits x 16

SYNCConfiguration

registers

I2Cinterface

SCLSDA

From DIALOG/IB

from/tSB

TDC & Synchronizer:4 bit TDC (1.5 ns resolution @ 40 MHz) – DLL basedCustom Macro-cell.

Configuration Registers: Triple voted for best SEU immunity. Also Pipeline Register are triple voted

I2C Interface: Used to R/W internal configuration.Time Histogram Builder: Builds the complete time histogram one channel at a time. 16 bins of 224 entries each. The counts stop when any of the bins saturates. Dead time free in hit capture.

L0 buffer: Circular buffer based on a 256x54 SRAM (4 x 128x27 SRAM blocks (CERN development – K. Kouklinas). Initial R/W address programmable.

L0 Derandomizer: FIFO based on a 128x54 SRAM (2 x 128x27 SRAM blocks (CERN). The depth is programmable to 16, 32, 64 or 128.

EDAC: Single Error detection and correction, Double Error detection. 7 bits code.

L0 Trigger Interface: Sends 8 synchronized hits along with the 2 LSB of the BX Identifier every machine cycle (40 MHz).

• rad hard IBM 0.25• SYNC-αααα inviato Dic 02 – ricevuto Giu 03• Ultima versione, SYNC-ββββ, inviata a Giugno,

attesa a giorni• produzione entro 2004 (4000 pz)



ODE (LNF)ODE (LNF)• 192 LVDS input signals

– 10 layers motherboard

– 6U Compact PCI card

– Mixed 3.3/2.5 V devices

•• 24 SYNC chips24 SYNC chips

–– Mounted on piggy boardMounted on piggy board

•• 12 GOL chips for trigger12 GOL chips for trigger

•• 1 parallel optical transmitter (12 channels)1 parallel optical transmitter (12 channels)

•• 1 1 TTCrxTTCrx chip mounted on motherboardchip mounted on motherboard

•• 1 de1 de--jitter circuitjitter circuit

–– PLL + VCXO (or QPLL)PLL + VCXO (or QPLL)

•• 1 Board controller FPGA1 Board controller FPGA

•• 1 GOL chip for DAQ1 GOL chip for DAQ

•• 1 VCSEL laser1 VCSEL laser

•• 1 ELMB board for ECS interface1 ELMB board for ECS interface

VCsel

! Attualmente sotto test. Manca la parte ottica, SYNC finale e QPLL (CERN)

(148 schede)



SB (Roma 1)SB (Roma 1)

ELMBCANBUS

CLK40

BC Pulse

Test/pulse

SCLSDA_INSDA_OUTTest/PulseRESET

ttl/lvds converter

ELMBTest/pulse

ELMBTest/pulse

ELMBTest/pulse

3xLVDS I2c

each ELMB

test pulselogic

1

2

3

1

2

3

1

2

3

1

2

3

• Prototipo finale pronto da inizio 2003(a parte la scelta sui connettori…)

• In corso il lavoro sui programmi di gestione della scheda per l’on-line (PVSS)

•Il PDM (Pulse Distribution Module) è in fasedi sbroglio

• La produzione delle SB è pronta a partire(144 schede)



Test Test di sistemadi sistema

“Test “Test della della catena catena di letturadi lettura””

Sono stati testati insieme su banco (Giu 03):- DIALOG- SB- IB + TB- SYNC-FPGA- ODE (eccetto la trasmissione ottica)

-- ODE + SYNC-αααα separtamente (Sett 03)

Entro Ottobre:- SYNC-ββββ- Tx-Rx ottica

Prossimo passoCatena “di sistema” con:

- 5-10 DIALOG-ββββ + CARIOCA- 1 CANbus branch + 3 SB- 3 TB-IB- 3 ODE- 1 “trigger”receiver e 1 GOL receiver

Il montaggio dei componentisulle schede è partito.Test previsto entro la fine del 2003

}

}



ScheduleSchedule

(moved April 04)

(IB + SB ?)

~25% end 04

~10% end 04



Sommario conclusivoSommario conclusivo

•• La La scelta sul scelta sul chip chip di di frontfront--end converge end converge sul sul CARIOCACARIOCA

•• La La realizzazionerealizzazione del del sistemasistema, quasi, quasi totalmentetotalmente sotto sotto responsabilità responsabilità italianaitaliana, , procede finora sostanzialmenteprocede finora sostanzialmente “on“on--schedule” e “onschedule” e “on--budget”, budget”, ancheanchese se senza margini temporalisenza margini temporali

-- Ritardi suRitardi su::Eng. Run ASIC (Eng. Run ASIC (già già prepre--annunciato annunciato un un anno fa anno fa e e ufficialmente spostato diufficialmente spostato di 4 4 mesimesi))Completamento Completamento test ODE boardtest ODE board

•• Secondo programmaSecondo programma, , il il 2004 2004 vedrà partire vedrà partire la la produzione delle schede produzione delle schede (25% FEB, 10% IB(25% FEB, 10% IB--SBSB--ODE) ODE)

Stato Elettronica Mu Adriano Lai Schema della presentazione · Elettronica veloce (trise...

Documents

Transcript of Stato Elettronica Mu Adriano Lai Schema della presentazione · Elettronica veloce (trise...