Curriculum Vitae et Studiorum di Fabio Salice (Gennaio...

Curriculum Vitae et Studiorum di Fabio Salice (Gennaio 2008)

CURRICULUM BREVE 2

DATI ANAGRAFICI, FORMAZIONE E STATO DI SERVIZIO 5

ATTIVITÀ DIDATTICA 6

POLITECNICO DI MILANO, ATTIVITÀ SVOLTA IN QUALITÀ DI RICERCATORE E PROFESSORE ASSOCIATO 6

POLITECNICO DI MILANO, PRIMA DI PRENDERE SERVIZIO COME RICERCATORE 7

ATTIVITÀ SVOLTA PRESSO ALTRE ISTITUZIONI UNIVERSITARIE 8

ATTIVITÀ SVOLTA PRESSO ALTRE ISTITUZIONI 8

DOTTORANDI, STUDENTI DI LAUREA E DI MASTER 9

SERVIZI ALL’ATENEO 10

INTERESSI DI RICERCA 11

METODOLOGIE PER LA REALIZZAZIONE DI DISPOSITIVI HARDWARE/SOFTWARE CON PROPRIETÀ DI

AUTODIAGNOSI 12

METODOLOGIE PER LA SPECIFICA E IL PROGETTO A LIVELLO DI SISTEMA DI ARCHITETTURE MISTE

HARDWARE/SOFTWARE (ESL) 15

ATTIVITÀ SCIENTIFICA E ORGANIZZATIVA 20

NAZIONALI 20

INTERNAZIONALI 20

ELENCO PUBBLICAZIONI DI FABIO SALICE 22

RIASSUNTO PUBBLICAZIONI SUDDIVISO PER CATEGORIE 22

PUBBLICAZIONI RIVISTE INTERNAZIONALI CON COMITATO DI REVISIONE INTERNAZIONALE 22

PUBBLICAZIONI CAPITOLI DI LIBRI INTERNAZIONALI CON COMITATO DI REVISIONE INTERNAZIONALE 24

PUBBLICAZIONI SU ATTI DI CONGRESSI INTERNAZIONALI CON COMITATO DI REVISIONE INTERNAZIONALE 24

PUBBLICAZIONI RIVISTE NAZIONALI 31

LIBRI E CAPITOLI DI LIBRI DI CARATTERE SCIENTIFICO/DIDATTICO 31

TESI DI DOTTORATO 31

RAPPORTI INTERNI 31

RAPPORTI TECNICI PROGETTI ESPRIT 32

ALTRE ATTIVITÀ EDITORIALI 33

Fabio Salice Curriculum Vitae et Studiorum Gennaio 2008

Pag. 2

Curriculum Breve

Fabio Salice è ricercatore dal 1 settembre 1998 e professore associato dal 1 maggio 2002 (conferma nel novembre 2005).

Dal 18 maggio 2002, data di costituzione del polo di Como, afferisce ufficialmente al polo stesso dove ricopre, tra le altre, il ruolo di delegato per aspetti di internazionalizzazione per il CCS di informatica (dal 2003) e delegato dell’orientamento per il Polo di Como (dal 2008).

Nel periodo dello sviluppo del nuovo orientamento (509/99), ha partecipato alla strutturazione del percorso formativo della laurea di primo e secondo livello in informatica a Como, sostenendo responsabilmente le attività didattiche che riguardano gli aspetti di progetto hardware/software e di architettura dei sistemi; durante questo periodo ha presentato e progettato due nuovi corsi (corso di progettazione e sistemi digitali alla laurea e corso di metodologie di progetto per sistemi hardware/software alla specialistica) e promosso il corso di sistemi embedded (prof C. Brandolese) e di architetture per sistemi multimediali (prof. C. Silvano).

L'attività di ricerca ricade nel settore delle architetture di elaborazione e, allo stato attuale, riguarda le questioni di progetto dei sistemi hardware/software. In particolare, le metodologie per la realizzazione di dispositivi hw/sw con proprietà di autodiagnosi (5 pubblicazioni a rivista e 29 pubblicazioni a conferenza) e le metodologie per la specifica e il progetto di sistemi hw/sw (1 capitolo di libro, 3 pubblicazioni a rivista e 20 pubblicazioni a conferenza). Queste tematiche sono sviluppate da un gruppo di lavoro che coinvolge il Campus Leonardo (prof. Bolchini e il dottorando Antonio Miele), il Polo di Como, (prof. Carlo Brandolese, Fabio Salice con la dottoranda Laura Frigerio), per alcune specifiche attività il Politecnico di Torino, e il CEFRIEL (dove Fabio ricopre il ruolo di consulente accademico per l’area EDA). Un aspetto degno di nota è che le attività di ricerca sono riconosciute internazionalemente non solo attraverso le pubblicazioni ma anche attraverso la richiesta a partecipare al comitato di programma di DFT (IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems), un internazionalmente riconosciuto simposio nell’ambito della tolleranza ai guasti.

Dal 2003, rivolge parte degli sforzi alla identificazione di possibili attività di supporto al settore industriale e artigianale del territorio Comasco instaurando sia embrionali relazioni con l’associazione degli artigiani e degli industriali, che direttamente con imprese. In particolare, con la SRS s.r.l. – Bulgarograsso (CO) sono consolidati dei rapporti di collaborazione che hanno portato alla attivazione di un assegno di ricerca e ad un contratto per due diverse attività di ricerca.

Qui di seguito le pubblicazione che ritengo significative sia in base al numero di citazioni da parte di altri autori (sorgente scholar.google.it) sia sulla base della attività svolta per produrle:

Citato da 33: An instruction-level functionally-based energy estimation model for 32-bits microprocessors, C Brandolese, W Fornaciari, F Salice, D Sciuto - Proceedings of the 37th conference on Design automation, 2000: the paper presents a novel strategy aimed at modeling the instruction energy consumption of 32-bits microprocessors. The proposed instruction-level power model is founded


Pag. 3

on a functional decomposition of the activities accomplished by a generic microprocessor and exhibits significant generalization capabilities. It allows estimation of the power figures of the en tire instruction-set starting from the analysis of a subset, as well as to power characterize new processors using the model obtained by considering other microprocessors.

Citato da 25: Source-level execution time estimation of C programs - C Brandolese, W Fornaciari, F Salice, D Sciuto - Proceedings of the ninth international symposium on Hardware/software codesign, 2001: In this paper a comprehensive methodology for software execution time estimation is presented. The methodology is supported by rigorous mathematical models of C statements in terms of elementary operations. The deterministic contribution is combined with a statistical term accounting for all those aspects that cannot be quantified exactly. The methodology has been validated by realizing a complete prototype toolset, used to carry out the experiments.

Citato da 23: Logical and physical design issues for smart card databases - C Bolchini, F Salice, FA Schreiber, L Tanca - ACM Transactions on Information Systems (TOIS), 2003: The design of very small databases for smart cards and for portable embedded systems is deeply constrained by the peculiar features of the physical medium. We propose a joint approach to the logical and physical database design phases and evaluate several data structures with respect to the performance, power consumption, and endurance parameters of read/program operations on the Flash-EEPROM storage medium.

Citato da 22: Metrics for design space exploration of heterogeneous multiprocessor embedded systems, D Sciuto, F Salice, L Pomante, W Fornaciari - Proceedings of the tenth international symposium on Hardware/software codesign, 2002: This paper considers the problem of designing heterogeneous multiprocessor embedded systems. The focus is on a step of the design flow: the definition of innovative metrics for the analysis of the system specification to statically identify the most suitable processing elements class for each system functionality. Experimental results are also included, to show the applicability and effectiveness of the proposed methodology.

Citato da 22: Design of VHDL-based totally self-checking finite-state machine and data-path descriptions, C Bolchini, R Montandon, F Salice, D Sciuto, Transaction on Very Large Scale Integration (VLSI) Systems, 2000: This paper presents a complete methodology to design a totally self-checking (TSC) sequential system based on the generic architecture of finite-state machine and data path (FSMD), such as the one deriving from VHDL specifications. The control part of the system is designed to be self-checking by adopting a state assignment providing a constant Hamming distance between each pair of binary codes. The design of the data path is based on both classical methodologies (e.g., parity, Berger code) and ad hoc strategies (e.g., multiplexer cycle) suited for the specific circuit structure. Self-checking properties and costs are evaluated on a set of benchmark FSM's and on a number of VHDL circuits

Citato da 16: A Novel Methodology for Designing TSC Networks Based on the Parity Bit Code, C Bolchini, F Salice, D Sciuto - Proceedings of the 1997 European conference on Design and Test.


Pag. 4

Citato da 15: An area estimation methodology for FPGA based designs at SystemC-level, C Brandolese, W Fornaciari, F Salice - Design Automation Conference, 41st Conference on (DAC'04).

Citato da 14: Selfchecking FSM's based on a constant-distance state encoding, C Bolchini, R Montandon, F Salice, D Sciuto - The IEEE International Workshop on Defect and Fault Tolerance in VLSI Systems 1995 (IEEE DFT’95).

Citato da 12: System-level performance estimation strategy for sw and hw, A Allara, C Brandolese, W Fornaciari, F Salice, D. Sciuto - Computer Design: VLSI in Computers and Processors, 1998. ICCD '98. Best Paper Award at ICCD’98: The design of an embedded system is a process where the tuning of the architecture should take into account both the functionality and the timing performance while considering the heterogeneity of the hw and sw components. The goal of this paper is to present the new model developed during the SEED Esprit project, to estimate the software and hardware characteristics for co-simulation and profiling within the TOSCA co-design framework. The impact on the design space exploration of such an high-level co-simulation strategy has been tested by considering as a benchmark the reengineering of an industrial device.


Pag. 5

Dati anagrafici, formazione e stato di servizio

Fabio Salice è nato a Como il 12 novembre 1962, è coniugato e risiede a Cantù (CO).

Il 27 marzo 1991 ha conseguito la laurea in Ingegneria Elettronica il presso il Politecnico di Milano con la votazione di 90/100, relatore Prof.ssa Mariagiovanna Sami. Il 22 aprile 1991 ha sostenuto, superandolo, l'esame di Stato.

Il 1 maggio 1991 ha vinto una borsa di studio dalla SGS-THOMSON, della durata di sei mesi, nell'ambito del Piano Nazionale per la Microelettronica per la formazione di progettisti di circuiti integrati VLSI. Fra i risultati dell'attività svolta vi è stata la realizzazione di un chip neurale presso gli stabilimenti della SGS-THOMSON di Agrate Brianza (MI). Sempre nello stesso anno ha vinto il concorso per l'ammissione al Dottorato di Ricerca in Ingegneria Elettronica e Comunicazione (VII ciclo) presso il Politecnico di Milano.

Nel 1993, nell’ambito del dottorato, ha svolto la sua attività di ricerca, per un periodo di 6 mesi, presso il laboratorio del Computer System Laboratory nell'università di Stanford (California, USA).

Il 14 novembre 1995 ha sostenuto l’esame finale di dottorato, con esito positivo, discutendo la tesi dal titolo "Architetture Neurali Digitali e loro Implementazione su Silicio: Problematiche di Progetto e Valutazione" (relatore Prof.ssa Mariagiovanna Sami), e gli è stato conferito il titolo di Dottore in Ricerca.

Dal 1 settembre 1998 ha prestato servizio come ricercatore MURST presso il Dipartimento di Elettronica e Informazione del Politecnico di Milano, inquadrato nel settore scientifico disciplinare K05A - Sistemi di elaborazione delle informazioni.

Nell’ottobre 2001 riceve la conferma da ricercatore di ruolo nel settore scientifico disciplinare K05A.

Dal 1 maggio 2002 presta servizio come professore associato MURST presso il Dipartimento di Elettronica e Informazione del Politecnico di Milano, inquadrato nel settore scientifico disciplinare ING/INF 05 - Sistemi di elaborazione delle informazioni. In questo stesso periodo, afferisce ufficialmente al Polo Regionale di Como.

Nel novembre 2005 riceve la conferma da professore associato di ruolo nel settore scientifico disciplinare K05A.

Dal 1996 ricopre il ruolo di consulente accademico per l’area EDA (Electronic Design Automation) presso il CEFRIEL (Centro per la Ricerca e la Formazione in Ingegneria dell’Informazione del Politecnico di Milano).


Pag. 6

Attività didattica

Nel seguito, per brevità, sono indicati gli intervalli temporali in luogo dell’elenco degli anni.

Nell’ambito dei corsi per i quali ha svolto e svolge lezioni ed esercitazioni, partecipa attivamente alle commissioni d’esame. Inoltre, si avvale di servizi web di ateneo per ogni attività di supporto didattico, ad uso degli studenti, in relazione alle lezioni dei corsi di Reti Logiche, Metodologie di Progetto per Sistemi Hardware e Software, Progettazione e Sistemi Digitali.

Politecnico di Milano, attività svolta in qualità di ricercatore e professore associato

Come titolare (dal 1999 al 2006):

• A.A. 2007-’08, A.A. 2006-’07, A.A. 2005-’06 e A.A. 2004-’05: titolare del corso di Design Methodologies For Hardware/Software Systems (NO), tenuto presso il polo di Como del Politecnico di Milano per la laurea specialistica in Ingegneria Informatica. Il corso è tenuto in lingua inglese dal 2006-’07.

• A.A. 2007-’08, A.A. 2007-’07, A.A. 2005-’06, A.A. 2004-’05 e A.A. 2003-’04: titolare del corso di Progettazione e Sistemi Digitali (NO), tenuto presso il polo di Como del Politecnico di Milano per la laurea in Ingegneria Informatica.

• A.A. 2007-’08, A.A. 2006-’07, A.A. 2005-’06 e A.A. 2004-’05: titolare del corso di Embedded System Project (NO), tenuto presso il polo di Como del Politecnico di Milano per la laurea specialistica in Ingegneria Informatica. Il corso è tenuto in lingua inglese dal 2006-’07.

• A.A. 2007-’08, A.A. 2007-’07, A.A. 2005-’06, A.A. 2004-’05 e A.A. 2003-’04: titolare del corso di Progetto di Reti Logiche (NO), tenuto presso il polo di Como del Politecnico di Milano per la laurea in Ingegneria Informatica.

• A.A. 2006-’07, A.A. 2004-’05, A.A. 2003-’04, A.A. 2002-’03 e A.A. 2001-’02: titolare del corso di Reti Logiche (NO), tenuto presso il campus Leonardo del Politecnico di Milano per la laurea in Ingegneria Elettronica e Telecomunicazioni.

• A.A. 2001-’02: titolare del corso di Informatica A (NO), tenuto presso il campus Como del Politecnico di Milano per la laurea in Ingegneria Gestionale.

• A.A. 2000-’01: titolare del corso di Calcolatori Elettronici, tenuto presso il campus Leonardo del Politecnico di Milano per il diploma in Ingegneria Informatica Elettronica e Telecomunicazioni.

• A.A. 2000-’01: titolare del corso di Recupero per Fondamenti di Informatica, tenuto presso il campus Leonardo del Politecnico di Milano per la laurea in Ingegneria Gestionale, Chimica, Meccanica, dei Materiali, Elettrica e Civile.


Pag. 7

• A.A. 1999-’00: titolare del corso di Informatica Industriale, tenuto presso il campus Leonardo del Politecnico di Milano per il diploma in Ingegneria Informatica.

Come Esercitatore (dal 1998 al 2001):

• A.A. 1999-’00 e A.A. 1998-’99: esercitatore ed esaminatore nell'ambito del corso di laurea di Fondamenti di Informatica presso la facoltà di Ingegneria del Politecnico di Milano - Campus Bovisa (Prof. G.Buonanno).

• A.A. 2000-‘01, A.A. 1999-’00 e A.A. 1998-’99: esercitatore ed esaminatore nell’ambito del corso di laurea di Calcolatori Elettronici presso la facoltà di Ingegneria del Politecnico di Milano – Campus Leonardo (Prof. R.Stefanelli).

• A.A. 2000-‘01, A.A. 1999-’00 e A.A. 1998-’99: esercitatore ed esaminatore nell’ambito del corso di laurea di Calcolatori Elettronici presso la sede distaccata di Como della facoltà di ingegneria del Politecnico di Milano (Prof. R.Negrini).

Politecnico di Milano, prima di prendere servizio come ricercatore

Come Titolare a Contratto (dal 1996 al 1998):

• A.A. 1997-’98 e A.A. 1996-’97: titolare (art.100 lettera d) per il corso di Fondamenti di Informatica, tenuto presso sede distaccata di Lecco del Politecnico di Milano per il diploma in Ingegneria Meccanica.

Come Esercitatore (dal 1995 al 1998):

• A.A. 1997-’98: esercitatore ed esaminatore nell'ambito del corso di laurea di Fondamenti di Informatica presso la facoltà di Ingegneria del Politecnico di Milano - Campus Bovisa (Prof. G.Buonanno):.

• A.A. 1995-’96: esercitatore ed esaminatore nell'ambito del corso di laurea di Fondamenti di Informatica presso la facoltà di Ingegneria del Politecnico di Milano - Campus Leonardo (Prof. A.Antola).

• A.A. 1994-’95: esercitatore ed esaminatore nell'ambito del corso di laurea di Fondamenti di Informatica presso la facoltà di Ingegneria del Politecnico di Milano (Prof. L.Mezzalira):.

Come Attività di Supporto alla Didattica (dal 1991 al 1998):

• A.A. 1993-’94 e A.A. 1991-’92: Attività di supporto alla didattica nell'ambito del corso di laurea di Fondamenti di Informatica Unico presso la facoltà di Ingegneria del Politecnico di Milano (Prof. L.Mezzalira).

• A.A. 1992-’93 e A.A. 1991-’92: Attività di supporto alla didattica nell'ambito del corso di laurea di Elementi di Informatica II presso la facoltà di ingegneria, sede distaccata di Lecco del Politecnico di Milano (Prof. L.Mezzalira).

• A.A. 1995-’96, A.A. 1994-’95 e A.A. 1993-’94: Attività di supporto alla didattica per il corso di Calcolatori Elettronici, tenuto presso sede distaccata di Como del Politecnico di Milano per il diploma in Ingegneria Informatica e Automatica (Prof. D.Sciuto dal ‘94 al ‘96, Prof. M.Sami).


Pag. 8

• A.A. 1997-’98: Corso di tutoring (supporto alla didattica) per i corsi di Fondamenti di Informatica Unico.

Attività svolta presso altre istituzioni universitarie

Come Titolare a Contratto (dal 1995 al 2001):

• A.A. 1995-’96: professore a contratto nell’ambito del corso di Fondamenti di Informatica, tenuto presso l’Università Carlo Cattaneo (LIUC) – Castellanza (VA) per il corso di diploma in Ingegneria Logistica e della Produzione.

• A.A. 2000-’01, A.A. 1997-’98 e A.A. 1996-’97: professore a contratto nell’ambito del corso di Fondamenti di Informatica, tenuto presso l’Università Carlo Cattaneo (LIUC) – Castellanza (VA) per il corso di laurea in Economia Aziendale.

Come Attività di Supporto alla Didattica (dal 1999 al 2001):

• A.A. 1995-’96, A.A. 1994-’95 A.A. 1998-’99: attività didattica nell’ambito del corso di Fondamenti di Informatica, tenuto presso l’Università Carlo Cattaneo (LIUC) – Castellanza (VA) per il corso di laurea in Economia Aziendale.

Attività svolta presso altre istituzioni

Come Corsi in Ambito di Master (dal 1999 al 2006):

• A.A. 2005-’06, A.A. 2004-’05, A.A. 2003-’04, A.A. 2002-’03, A.A. 2001-’02, A.A. 2000-’01, A.A. 1999-’00: attività didattica nell’ambito del corso di progetto di circuiti VLSI del Master in Tecnologia dell’Informazione tenuto presso il centro CEFRIEL, Milano.

• A.A. 2000-’01: attività didattica nell’ambito del corso di Design Technologies (Prof. G. De Micheli) del Master ALaRI tenuto presso L’Università della Svizzera Italiana in Lugano.

Come Corsi Specialistici in Ambito Industriale (dal 1993 al 1996):

• 1996, 1995, 1994 e 1993: docente nei corsi di formazioni permanente progettazione di ASIC assistita da calcolatore, tenuti presso il centro di formazione permanente dell’ITALTEL di Castelletto (MI).

Come Attività Didattica Generica (dal 1993 al 2001):

• A.A. 2000-’01: attività didattica nell’ambito del corso di Sistemi Operativi del master Master of the WEB organizzato e gestito da Poliedra.

• A.A. 2000-’01: attività didattica nell’ambito del corso di Calcolatori e Architetture Informatiche, tenuto presso il Poliedra in Milano per il master Convergenza e Società dell’Informazione organizzato da Poliedra (Centri di conoscenza e formazione del Politecnico di Milano).

• A.A. 1999-’00: organizzazione e supporto alla didattica nell’ambito del corso di Architettura del Calcolatore, tenuto presso l’EMIT (Ente morale G.Feltrinelli) di Milano nell'ambito del corso IFTS “Sistemi di Telecomunicazioni e Multimedialità e Applicazioni Internet”.


Pag. 9

• A.A. 1997-’98: organizzazione e supporto alla didattica nell’ambito del corso di Progetto di Sistemi Digitali, Architettura del Calcolatore e Sistema Operativo tenuti presso l’EMIT (Ente morale G.Feltrinelli) di Milano nell'ambito del corso di Bachelor in tecnologia dell'informazione.

• A.A. 1991-’92: organizzazione, supporto alla didattica ed esami nell’ambito del corso di Bachelor in Tecnologia dell’Informazione, per il corso di Architettura degli elaboratori.

• A.A. 1992-’93: Organizzazione, supporto alla didattica ed esami nell’ambito del corso di Bachelor in Tecnologia dell’Informazione per i tre corsi Teoria dell’informazione, Architettura di sistemi e Architettura e Sistemi operativi.

Dottorandi, Studenti di Laurea e di Master

Dottorandi:

• Relatore della dottoranda, XXI ciclo di dottorato in Ingegneria Informatica e automatica, Laura Frigerio.

• Co-relatore (con Donatella Sciuto) del dottorando, XIV ciclo di dottorato in Ingegneria Informatica e automatica, Luigi Pomante che ha conseguito il titolo di Dottore in Ricerca nell’A.A. 2001-’02 con la tesi dal titolo “System-Level Co-design of Heterogeneous Multiprocessor Embedded Systems”.

Assegni di ricerca:

• Responsabile di un assegno di ricerca della durata di un anno (dicembre 2005 al novembre 2006), finanziato al 50% dalla regione e al 50% da RSR (una azienda con sede in provincia di Como), per una attività concordata diretta allo sviluppo di apparecchiature di supporto al settore tessile dal titolo “Analisi e progetto di un sistema embedded per il settore tessile”.

Studenti di Laurea:

• Dal 1991 in poi, ha supervisionato l’attività di tesi di numerosi studenti. Alcune di esse sono state successivamente approfondite portando alla pubblicazione di articoli o da rivista internazionale o da conferenza internazionale, con comitato di revisione internazionale. Molti lavori hanno comportato lo sviluppo di opportuni strumenti CAD.

Studenti di Master:

• Dal 1996, presso il centro CEFRIEL e nell’ambito del Master in tecnologia dell’informazione ivi istituito, supervisiona e coordina l’attività (e la stesura delle relative tesi finali) di circa 2-4 studenti per anno. Le tesi svolte hanno riguardato sia le tecniche di co-progettazione hw/sw che i metodi e le tecniche per la progettazione di sistemi puramente hardware (mediante l’uso di FPGA).


Pag. 10

Servizi All’ateneo

Dal 2003, presso il polo di Como e per il solo CCS di informatica, ricopre il ruolo di referente per attività legate alle seguenti iniziative di ateneo:

• programmi di scambio all'estero (Programma Socrates/Erasmus) e legate ad accordi internazionali di cooperazione;

• progetti di doppia laurea nei paesi europei sia europei sia extra-europei e progetto T.I.M.E. (Top Industrial Managers for Europe).

• Programma ATHENS (Advanced Technology Higher Education Network, Socrates)

Dal 2005, presso il polo di Como e per il solo CCS di informatica, ricopre il ruolo di referente per attività legate alle seguenti iniziative:

• Referente per il progetto di internazionalizzazione della sezione di informatica, polo di Como;

• Valutatore delle candidature degli studenti stranieri per l’accesso alla Laurea specialistica;

• Coordinatore della attività di supporto agli studenti stranieri per gli aspetti che riguardano la didattica sia direttamente che indirettamente.

Dal 2004, presso il polo di Como e per il solo CCS di informatica, è parte della Commissione che si occupa della verifica e supporto ai piani degli studi per la Laurea Specialistica in Ingegneria Informatica.

Dal 2004, presso il polo di Como e per il solo CCS di informatica, è parte della Commissione per l’ammissione alla Laurea Specialistica in Ingegneria Informatica.

Dal 2004, presso il polo di Como e per il solo CCS di informatica, svolge il ruolo di Segretario delle Commissioni di Laurea (del Vecchio Ordinamento e del Nuovo Ordinamento sia di Laurea che di Laurea Specialistica)

Nel periodo 2003 – 2006, presso il polo di Como e per il solo CCS di informatica, è stato parte della Commissione di verifica dei piani di studio per i Vecchi Ordinamenti (Ordinamento 1989, Ordinamento 1995), e per l'Ordinamento D.M. 509/99.

Dal 2005 svolge il ruolo di docente di supporto per il progetto di certificazione europea delle competenze informatiche EUCIP (European Certification of Informatics Professionals) per il Politecnico di Milano. Il progetto vede coinvolti per l'Italia l'AICA, (Associazione Italiana Calcolo Automatico), il CINI (Consorzio Interuniversitario Nazionale per l'Informatica), e la Fondazione CRUI (Conferenza dei Rettori delle Università Italiane).

Dal 2008 è delegato dell’orientamento per il Polo di Como.


Pag. 11

Interessi di ricerca

L'attività di ricerca è stata svolta nel settore delle architetture di elaborazione riguarda e ha riguardato sia problematiche di progettazione hardware sia metodologie volte all’automazione della progettazione di sistemi misti hardware/software. Le principali linee tematiche attuali sono:

1. Metodologie per la realizzazione di dispositivi hw/sw con proprietà di autodiagnosi.

2. Metodologie per la specifica e il progetto di sistemi hardware/software.

Le attività di ricerca pregresse, a cui parte degli articoli si riferiscono, hanno riguardato i seguenti aspetti:

• la stima del consumo della potenza del software;

• le architetture e le tecniche per la realizzazione di reti neurali artificiali adatte per applicazioni specifiche basate su architetture feed-forward;

• l’analisi delle caratteristiche algoritmiche e strutturali di moltiplicatori attraverso la definizione di una nuova soluzione architetturale focalizzata su aspetti relativi alle prestazioni e ai costi di realizzazione;

• la definizione di metodologie, in ambito analogico, sia per l’analisi e determinazione della criticità delle connessioni tra macro celle sia del piazzamento delle di tali celle che tenga conto della criticità delle connessioni stesse.

La suddivisione delle pubblicazioni in base ai diversi argomenti di ricerca è la seguente:

1. Metodologie per la realizzazione di dispositivi hardware/software con proprietà di autodiagnosi: [RI4], [RI5], [RI6], [RI9] (estensione di [P50]), [RI12], [RI17]; [P7], [P8], ([P10] versione preliminare e parziale di) [P12], [P19], [P21], ([P22] versione preliminare e parziale di) [P23], [P25], [P28], [P29], [P30], [P32], [P38], [P40], [P46], [P49], [P50], [P52], [P54], [P57], [P59], [P60], [P66], [P70], [P71], [P73], [P79], [P80].

2. Metodologie per la specifica e il progetto di sistemi hardware/software: [CL1]; [RI3], [RI7], [RII8]; [P24], [P26], [P27], [P33], [P34], [P36], [P37], [P39], [P45], [P48], [P51], [P56], [P61], [P62], [P64], [P65], [P68], [P75], [P77], [P78].

3. Altre attività di ricerca (attività di ricerca pregressa e varie)

• Metodi di stima della potenza delle sezioni software: [RI10], [RI11]; [CL2] [P41], [P42], [P43], [P44], [P47], [P53], [P55], [P58], [P63], [P67], [P69], [P74], [P76], [P76].


Pag. 12

• Reti neurali artificiali: [TD]; [RI2], [RI15]; [P1], [P2], [P3], [P4], [P5], [P6], [P11], [P13], [P14], [P15], [P31], [P35], [P72]; [RN1].

• Moltiplicatore: [P20]

• Leading Zero Detector: [P16].

• Analisi della criticità delle connessioni e piazzamento di macrocelle: [P17], [P18]

• Sintesi di reti combinatorie con uso di pass-transistor: [RI1].

• Generazione dei vettori di test per la rilevazione di guasti: [P9]

• Small Databases: [P13]

Metodologie per la realizzazione di dispositivi hardware/software con proprietà di autodiagnosi

L’attività di ricerca in questo ambito ha riguardato gli aspetti metodologici da utilizzare sia durante la fase di sintesi, con l’obiettivo di ottenere dispositivi con capacità di autodiagnosi (dispositivi Totally Self-Checking o TSC), sia successivamente a tale fase al fine di valutare la qualità delle metodologie applicate; in relazione a questo ultimo aspetto, la valutazione della qualità ha l’obiettivo di effettuare una analisi comparativa delle metodologia e di applicare modifiche dirette al miglioramento della qualità stessa.

Per quanto riguarda gli aspetti metodologici, la ricerca è indirizzata verso nuove tecniche che, pur garantendo una realizzazione capace di rilevare la presenza di un guasto durante la vita operativa del dispositivo, hanno come obiettivo quello di mantenere ridotta l’area occupata dal dispositivo stesso; in particolare, è stato definito un insieme di metodologie di supporto alla progettazione da inserire nei flussi standard di sintesi. Lo studio è stato attuato rivolgendo l’attenzione alle macchine sequenziali ed ai circuiti combinatori.

Per quanto riguarda le macchine a stati finiti, la metodologia proposta si basa su di una opportuna codifica dello stato ed una appropriata tecnica di sintesi che consente di rilevare la presenza di un guasto come anomalia sulle transizioni (partendo da uno stato si giunge in un altro che non è un suo diretto conseguente). Questa modalità, i cui differenti aspetti sono stati pubblicati in [RI4], [RI6], ([P10] versione preliminare e parziale di) [P12] e [P19], consente di realizzare dispositivi sequenziali con proprietà di autodiagnosi competitivi rispetto a quelli ottenuti con approcci tradizionali.

Per quanto riguarda le reti combinatorie sono state sviluppate tecniche di sintesi basate su codici “unidirezionali” e “bit di parità” che modificano opportunamente la propagazione dell’effetto di un guasto sulle uscite (osservabilità). Un primo criterio, basato sul codice di “parità”, si propone di inserire delle sezioni circuitali che, terminando su di un insieme di uscite ausiliarie, sono in grado di perturbare la parità in caso si presenti un guasto; questo metodo, che è stato verificato utilizzando un insieme di benchmark, si è dimostrato efficace in alcuni casi mentre


Pag. 13

in altri ha evidenziato alcune limitazioni relative al costo della sezione relativa alla codifica del bit di parità. Questo procedimento è presentato in ([P22] versione preliminare e parziale di) [P23]. Un secondo metodo si propone di far uso del codice di Berger; al fine di mantenere la proprietà di unidirezionalità, la rete combinatoria viene temporaneamente privata dei negatori (condizione sufficiente per l’unidirezionalità) mettendo in evidenza delle uscite ausiliarie. La rete così ottenuta viene utilizzata per produrre la parte di logica necessaria per ottenere la codifica desiderata. Il successivo inserimento degli invertitori preserva la funzionalità della rete mentre le uscite ausiliarie precedentemente ottenute concorrono alla verifica del corretto funzionamento (una parola al di fuori del codice identifica la presenza di un guasto della rete). Questo lavoro di ricerca è stato presentato in [P7]. Parallelamente allo studio di metodi di sintesi rivolti alla realizzazione di circuiti TSC è stato brevemente analizzato il problema dei checker; in particolare, ne è stata proposta una realizzazione per il codice 1-di-3 [P8] e di altri da utilizzare per l’utilizzo della codifica degli stati a distanza di Hamming costante.

Un ulteriore punto analizzato durante l’attività di ricerca ha riguardato la definizione di una cifra di merito capace di cogliere gli aspetti significativi di circuiti combinatori TSC senza considerare, come invece avviene comunemente, l’area come fattore di qualità; il criterio utilizzato si basa sulla probabilità che un circuito sia TSC al tempo t rispetto alla probabilità che il dispositivo si guasti ed alla capacità dell’ambiente di stimolarlo opportunamente per consentire la rilevazione del guasto. Come evidenziato dai risultati sperimentali ottenuti, l’opinione che i dispositivi più piccoli in area siano anche quelli con una più elevata capacità di autodiagnosi risulta talvolta disattesa ([P28] e [P29]). Tale cifra di merito è stata impiegata come base per una metodologia per migliorare la qualità di autodiagnosi di circuiti combinatori. In particolare, è stato proposto un criterio che identifichi i punti critici di un dispositivo (quelli che presentano una bassa probabilità di rilevazione) ed interviene mettendo in atto un miglioramento della osservabilità di tali punti. Per tenere conto del costo, una cifra di merito consente di valutare ed accettare le modifiche che sono considerate un compromesso tra il miglioramento della qualità e l’area impiegata [P40]. Tale metodologia (valutazione della qualità e attuazione della politica di miglioramento proposta) è stata inserita in SIS, un ambiente di sintesi per circuiti combinatori e reti sequenziali.

Per questioni che riguardano sia la rapidità con cui un prodotto deve essere realizzato (time-to-market) sia la differenza che esiste tra capacità produttiva dei flussi di sviluppo e la complessità dei dispositivi stessi (productivity gap), si è ritenuto opportuno dedicare particolare sforzo alla definizione di metodologie di progetto a livello di sistema. A questo livello, infatti, la descrizione del sistema non dettaglia gli aspetti realizzativi ma ritrae solamente le caratteristiche funzionali. Il metodo proposto si articola principalmente in tre sezioni distinte: specifica di sistema sulla quale è imposto un vincolo di affidabilità, partizionamento per identificare le sezioni da realizzare in software e quelle da implementare in hardware e metodi per ottenere la proprietà di autorilevazione dei guasti.

Per quanto riguarda i vincoli di affidabilità è stato definito sia l’aspetto sintattico per OccamII e per SystemC sia il tipo di influenza che il vincolo può avere; in


Pag. 14

particolare, i tipi di vincolo introdotti possono essere due: di affidabilità locale (i dati in ingresso al blocco sono considerati corretti) o di affidabilità globale (sulla sorgente dei dati deve essere propagato il vincolo di affidabilità). Questi aspetti sono stati definiti in [RI9] (parziale pubblicazione di [P50]), dove sono state analizzate le metodologie che possono essere applicate per rendere il sistema capace di rilevare l’errore in modo concorrente, e in [P52], dove è stata focalizzata l’attenzione sul metodo di partizionamento e che rappresenta un lavoro preliminare che ha fornito le basi per lo sviluppo di lavori successivi sul partizionamento.

Un approfondimento della attività ha riguardato la specifica a livello di sistema che sfrutta le potenzialità di SystemC++ (una estensione di SistemC) per ridefinire alcuni operatori e fornire loro caratteristiche di affidabilità mantenendo, però, un elevato grado di trasparenza verso il progettista.

La sezione relativa ai metodi per la rilevazione dei guasti è stata principalmente caratterizzata da una analisi dei metodi esistenti. A seguito della analisi sono state proposte alcune tecniche (altre sono in fase di sviluppo). Per la sezione hardware è stata proposta una tecnica che consente di affiancare alla parte di trattamento dei dati (Data Path) del dispositivo originario un circuito di controllo; quest’ultimo, interagendo con il sistema principale consente di valutare la correttezza della computazione permettendo di rilevare eventuali guasti. Al fine di ottimizzare il numero delle risorse utilizzate, il circuito di controllo viene opportunamente “schedulato”; sono state inoltre applicate strategie che consentono ridurre la latenza di controllo e, al fine di stimare il costo della realizzazione, sono anche state sviluppate delle metriche [P38].

Per la sezione software è stato proposto un metodo che prevede la duplicazione del processore (in generale, a IP complesse) e la comparazione dei segnali di bus; questo criterio (denominato IFRC) consente di rilevare eventuali anomalie sia interne al processore sia di relative al supporto di comunicazione (bus). L’analisi è stata sviluppata utilizzando due processori a 32 bit: uno della famiglia Intel, l’altro della famiglia Motorola. I risultati sono riportati in [P49]. Uno sviluppo della metodologia ha portato a generalizzare l’architettura, evitando la triplicazione, per poter supportare anche la tolleranza al guasto [P57]. Sempre in relazione alla sezione software, è stata analizzata una metodologia per rilevare in modo concorrente dei guasti nel data-path di processori VLIW; in particolare, la metodologia prevede l’inserimento di istruzioni assembly nel codice per il controllo della correttezza della computazione. I risultati sono stati presentati in [P54]. Un passo ulteriore verso una maggiore robustezza nella rilevazione dei guasti di sistemi hw/sw è stata svolta rivolgendo nuovamente l’attenzione alla sezione software con particolare riferimento al livello sorgente. Questa analisi preliminare è stata affrontata in [P73] nel caso di soft-error. Un ulteriore evoluzione ha portato alla realizzazione del lavoro presentato in [RI17] dove si propone un approccio metodologico che fa uso combinato di approcci hardware e software per ottenere una copertura completa ai SEU per una generica IP di microprocessore.

Per quanto riguarda il partizionamento, il criterio proposto divide la procedura di identificazione delle sezioni hardware e software in due passi: il primo ignora i vincoli di affidabilità (approccio classico), il secondo li considera. Questo metodo permette, da un lato di agganciare il metodo proposto a flussi di sintesi esistenti e dall’altro di semplificare l’analisi dello spazio delle soluzioni. Per quanto concerne


Pag. 15

il secondo passo di partizionamento, i cui aspetti sono definiti in [P50] e [P52]; vengono considerate le caratteristiche delle metodologie che possono essere applicate in termini di latenza di rilevamento, grado di copertura desiderato, costo,…. In relazione all’insieme delle metodologie da utilizzare, i risultati ottenuti vengono ottimizzati applicando regole di dominanza che permettono di evitare duplicazioni di copertura a livello di metodo applicato. Questa metodologia è stata valicata e ulteriormente sviluppata in [P70]; in particolare, le caratteristiche di rilevo sono, oltre all’utilizzo di SystemC per la specifica, quelle di poter scegliere tra differenti tecniche per la realizzazione delle proprietà desinare (compromesso costo/prestazione) e di poterle applicare in modo trasparente al progettista ([P71]).

Un ulteriore settore di ricerca è stato quello relativo all’analisi e sviluppo di blocchi funzionali; in particolare, l’attenzione è stata posta sulla relazione guasto-errore al fine di consentire la definizione di approcci di progetto utili sia per circuiti combinatori sia per reti sequenziali. Un risultato raggiunto riguarda la classificazione dei guasti che sono significativi nell’ambito delle realizzazioni di dispositivi con capacità di auto-diagnosi (particolare attenzione è stata posta sulla classe di guasti che non consente di garantire le proprietà di auto-diagnosi); a questo proposito è stata anche proposta una metodologia per la rilevazione di tali guasti. I codici su cui è stata posta l’attenzione sono: il codice di Berger, il codice m-out-of-n, il codice di parità e la codifica degli stati a distanza di Hamming costante. I differenti aspetti della ricerca sono stati pubblicati in [RI5], [P21], ([P22] versione preliminare e parziale di) [P23], [P25], [P30], [P32]. In particolare, [RI5] riassume e completa, inquadrando ad un livello di astrazione più elevata quanto preliminarmente pubblicato in [P21], ([P22] versione preliminare e parziale di) [P23], [P25], [P30], [P32]; questi ultime pubblicazioni rappresentano un lavoro particolarmente esteso e svolto in 3 anni di attività di ricerca. Sempre in relazione ai blocchi funzionali combinatori è stata analizzata e sviluppata una metodologia per adattare proprietà di TSC a implementazioni su FPGA; i risultati sono stati presentati preliminarmente in [P59] e sviluppati in [P66]. Un interessante sviluppo delle metodologie rivolte alla realizzazione di dispositivi TSC e FT (fault tolerant) per FPGA Ram Based è quello presentato in [P79] e [P80]. In questi due lavori si propone una metodologia che utilizza i blocchi RAM presenti nelle FGPA per realizzare macchine sequenziali (nel primo) e reti combinatorie (nel secondo) con la proprietà di essere tolleranti al guasto singolo di tipo SEU. In entrambi i casi si propone l’uso del codice di Hamming al quale si sovrappongo tecniche compattazione che hanno l’obiettivo di far fronte alle grandi richieste di memoria dettate da una ampia cardinalità di ingressi e/o stati.

Un ulteriore settore di ricerca è stato quello relativo alle memorie CAM (content addressable memory) per il quale è stato sviluppato un metodo di progetto che consentisse di realizzare una struttura tollerante ad uno o più guasti sulla base di direttive imposte dal progettista [P60].

Metodologie per la specifica e il progetto a livello di sistema di architetture miste hardware/software (ESL)

A causa della rapidità con cui un prodotto deve essere sviluppato (time-to-market) e dalla differenza esistente tra la capacità di sviluppo degli strumenti di progetto e la complessità dei dispositivi da realizzare (productivity gap), nasce l’esigenza di


Pag. 16

avere strumenti che consentano di elevare il flusso di progetto a livello di specifica. A questo livello di definizione del sistema, la descrizione viene effettuata mediante un formalismo indipendente sia dall’architettura di riferimento (ad esempio se è presente un solo processore oppure se esistono più processori) sia dalla divisione tra le componenti software e hardware. Come conseguenza, risulta indispensabile realizzare ambiente che integri adeguati formalismi di specifica con un insieme di strumenti di supporto che consentano di verificare la specifica (tenendo conto anche dei vincoli di progetto come tempo, area, costo …) e di analizzare lo spazio delle soluzioni per esaminare sia le architetture che meglio si adattano alle specifiche sia la decomposizione hardware/software.

L’attività di ricerca ha riguardato gli aspetti relativi alla validazione a livello di specifica mediante simulazione a livello di sistema ([P34]), alle strategie di partizionamento hardware/software, alla sintesi congiunta delle sezioni software, hardware e relative interfacce a partire da (co-sintesi) ([P36] e parte di [P41]). In particolare è stata definita la struttura concettuale di un ambiente CAD di co-design [RI3] e sono stati studiati i vari aspetti che compongo il flusso di progetto che dalla specifica portano alla sintesi congiunta delle sezioni hardware e software.

La strategia di simulazione congiunta delle parti hardware e software è stata messa a punto definendo due livelli di astrazione nella descrizione del sistema ([RI3] e [P27]). E’ significativo sottolineare che in supporto alla simulazione sono stati sviluppati e validati modelli capaci di stimare sia il tempo di esecuzione delle sezioni software e hardware e sia il tempo di comunicazione ([P37]). Il primo livello di simulazione avviene su di una descrizione ad alto livello (Occam II); su tale descrizione sono possibili due modalità di simulazione: logico e funzionale. La prima trascura gli aspetti temporali consentendo un controllo rapido del sistema; attraverso questo processo di simulazione si verifica che il sistema svolga il compito per il quale è stato progettato valutando sia gli aspetti computazionali sia quelli relativi alla comunicazione tra moduli. La seconda aggiunge agli aspetti logici quelli temporali rendendo possibile analizzare il rispetto di altri vincoli di progetto; è da rilevare che l’applicazione di una simulazione funzionale richiede che sia noto il partizionamento del sistema (la simulazione funzionale è utilizzata come strumento di co-simulazione ad un livello molto elevato di descrizione). A questo argomento sono collegati i seguenti lavori: [RI3], [P24], [P26], [P27], [P33].

Il secondo livello di simulazione avviene ad un livello dove la descrizione del software si effettua tramite un formato intermedio detto VIS (Virtual Instruction Set); questo maggiore livello di dettaglio consente di ottenere un più alto livello di affidabilità dei risultati ([RI3]).

Per quanto riguarda la sintesi delle sezioni puramente hardware e delle interfacce fra hardware e software, sono state studiate alcune tecniche di traduzione delle descrizioni OCCAM di partenza su opportune strutture VHDL ([P36]).

La sintesi del software ha invece comportato la definizione di un flusso completo di compilazione comprendente anche il sistema operativo. Le strategie adottate comprendono anche l’adozione di un algoritmo di scheduling statico e distribuito dei processi in esecuzione sul microprocessore (al fine di garantire il rispetto dei vincoli real-time) e la realizzazione di un opportuno sistema che integri anche la


Pag. 17

parte software della comunicazione fra hardware e software. Parte dei risultati è inclusa in [P41] (questo lavoro si riferisce, principalmente, agli aspetti di stima della potenza del software).

Attualmente, oltre alla verifica della adeguatezza delle scelte adottate sulla base di esempi reali derivati da prodotti commerciali Italtel, è allo studio l’estensione delle metriche di analisi del sistema anche alle problematiche di progettazione a basso consumo di potenza. Sono oggetto di studio tecniche di analisi e strategie di progetto in grado di lavorare ad un livello di astrazione di tipo comportamentale al fine di fornire stime accurate dei consumi della sezione software (manipolazione del codice C, stima del consumo di un processore tenendo conto anche degli aspetti dinamici, …).

All’interno di questo articolato ambiente di lavoro si inquadra l’attività nell’area EDA (ESD - Embedded System Design - dal settembre 2001) del CEFRIEL, ove è stato sviluppato un prototipo di ambiente CAD, denominato TOSCA (Tools for System Codesign Automation), che racchiude ed integra le realizzazioni software delle metodologie proposte. L’obiettivo dell’ambiente è fornire al progettista un insieme di strumenti di supporto alle varie fasi dello sviluppo di un sistema embedded. La parte relativa all’analisi dello spazio delle soluzioni è divenuta parte del progetto Esprit “SEED” [RI7] al quale hanno collaborato Italtel, che in qualità di produttore ha fornito l’applicazione di riferimento e alcune informazioni di tipo tecnologico [P34], e Mentor Graphics (CAD vendor) che ha definito le linee di indirizzo per la ingegnerizzazione del prodotto e la compatibilità con gli standard esistenti nell’ambito della progettazione assistita da calcolatore.

Un passo ulteriore è stato sviluppato in relazione ai sistemi multi-processore. In quest’ambito sono state analizzate problematiche che riguardano sia gli aspetti di simulazione [P51] sia gli aspetti di partizionamento. A quest’ultimo proposito sono state analizzate questioni che riguardano sistemi multi-processore eterogenei dove possono essere presenti esecutori sia specializzati (ASIP e DSP) sia per applicazione generale (GPP) sia dispositivi dedicati (ASIC e FPGA). In particolare, sono state proposte sia metriche innovative per l’analisi della specifica del sistema con il fine di identificare in modo statico l’elemento di processo più adatto per ogni funzionalità presente nella specifica (le caratteristiche delle metriche e i risultati ottenuti applicandole sono stati riportati in [P56] e [P61]), che un modello per rappresentare il sistema particolarmente adatto al partizionamento poiché consente di modificare dinamicamente la granularità della specifica e, di conseguenza, di poter meglio dominare l’analisi dello spazio delle soluzioni ([P64]).

Una attività di ricerca è stata sviluppata nell’ambito di sistemi specificati in UML. I risultati ottenuti sono riportati in [P62]. La metodologia proposta è ritagliata sui sistemi embedded e si propone di considerare aspetti come il partizionamento hw/sw, le specifiche orientate agli oggetti, il costo di progetto e una analisi delle alternative di progetto. Le metriche di costo sono prodotte utilizzando sia i functional points che il modello COCOMO. Sempre nell’ambito del problema legato alla

In [P68] è stata presentata una metodologia per la stima dell’area da applicare a descrizioni SystemC e rivolte a FPGA. L’approccio proposto consiste nell’identificare il sottoinsieme di misure che possono essere derivate dalla


Pag. 18

descrizione a livello di sistema e che sono anche rilevanti a livello VHDL; infine, il metodo si propone anche di ridurre lo sforzo necessario per adattare gli stimatori alla evoluzione degli ambienti EDA consentendo l’identificazione automatica dei parametri sui quali sono basate le metriche.

Tra i paradigmi di progetto rivolti ai dispositivi hw/sw, uno riguarda le metodologie e tecniche per il supporto alla progettazione di sistemi basati IP (Intellectual Properties) che comprende diversi aspetti alcuni dei quali sono stati considerati nelle attività di ricerca svolte.

Un aspetto considerato questa attività di ricerca e particolarmente critico è l’analisi economica dello sviluppo di sistemi embedded hardware/software. L’obiettivo di questo filone di ricerca è quello di fornire uno strumento che nella fase di analisi concettuale del progetto possa supportare la valutazione delle alternative al fine di determinare, con ampio margine di anticipo, le soluzione che meglio si adattano alla realtà aziendale sia in termini di costo dello sviluppo sia in termini di disponibilità di forza lavoro necessaria allo sviluppo stesso. Inizialmente la ricerca ha analizzato le problematiche relative allo sviluppo di componenti descritte mediante VHDL (soft-cores); in quest’ambito l’attenzione è stata focalizzata sugli aspetti che tengono conto delle questioni relative al problema del riuso generando un modello per la stima, a partire da una descrizione di alto livello, del costo di sviluppo del codice VHDL di un dispositivo. Obiettivo del modello, in particolare, è quello di determinare lo sforzo necessario per produrre una descrizione VHDL che possa essere utilizzata più volte o debba essere impiegata una volta sola. L’attività di ricerca è riassunta nelle seguenti pubblicazioni: il lavoro presentato in [P45] si focalizza sull’adattamento del modello di stima COCOMOII al VHDL mentre nella attività pubblicata in [P48] si affronta il problema della stima del numero di righe di codice sorgente VHDL che è ulteriormente sviluppata in [P65].

Lo sforzo di ricerca si è poi rivolto alla identificazione di un metodo per il partizionamento guidato dal costo di sintesi che consenta di suggerire una divisione tra elementi da realizzare in hardware e in software, di tener conto del dilemma del “make or buy” e, all’interno delle politiche di sviluppo interno, di considerare i costi associati alle complesse problematiche del riuso. Il punto di partenza considerato nella attività di ricerca in oggetto è una descrizione UML sufficientemente specificata per permettere di identificare la gerarchia di progetto, i dati trattati, gli aspetti temporali ed altri aspetti rilevanti o vincolanti per la sintesi; attualmente si considera lo sviluppo di uno strumento fortemente guidato dal progettista. [P45], [P48].

Un altro aspetto esaminato è stato quello relativo alle tecniche per l’analisi di componenti preesistenti al fine di rilevarne sia il grado di riuso sia la presenza di moduli che è possibile scorporare e inserire in altri. Questo settore di indagine è volto alla determinazione di strategie ottimali di progettazione relative a sistemi hardware a partire da formalismi per la loro descrizione (VHDL), al fine di consentire un buon livello di riutilizzo dei progetti sia nell’ambito della stessa azienda (riuso interno) che esternamente (celle IP fornite da terzi). In particolare, oltre ad individuare linee guida per la progettazione, sono stati studiati modelli per prevedere l’impatto del riuso sui costi globali e sul time-to-market. E’ stato realizzato un prototipo software di analizzatore di VHDL la cui validazione sperimentale è stata svolta sia presso l'Italtel a Castelletto di Settimo Milanese


Pag. 19

(MI), sia mediante l'uso di esempi di dispositivi industriali messi a disposizione da IBM. Il lavoro è stato pubblicato in una sua versione preliminare su [P39] e successivamente, esteso e completato, su [CL1].

Un ulteriore percorso di ricerca analizza la possibilità di proporre un flusso di progetto per sistemi hw/sw che, a partire dalla analisi delle metodologie proposte ad oggi, cerca di sfruttarne i vantaggi superandone alcuni problemi e limitazioni. I vantaggi che si intende inserire sono i seguenti:

• Descrizione ottimizzata per hardware e software. Le parti hardware e software sono descritte usando il linguaggio che meglio si adatta ai due domini: Il VHDL per modellare la porzione hardware e l’ANSI C per la sezione software (per garantire un'elevata portabilità su diverse piattaforme oltre che ottimi risultati per quanto riguarda l'efficienza).

• Tempo di sviluppo breve per la parte HW. Attraverso l'uso di una libreria di generatori C++ in grado di produrre codice VHDL leggibile, ottimizzato e flessibile grazie all'uso di parametri, il tempo di implementazione viene ridotto fornendo agli sviluppatori la possibilità di considerare più alternative.

• Simulazione del sistema nelle prime fasi di progettazione. La simulazione del sistema è realizzata usando un'unica descrizione dell'intero progetto, attraverso l'incapsulamento della porzione software e la traduzione automatica di quella hardware. Questo permette di sfruttare i vantaggi della simulazione ad alto livello, che risulta più veloce di una simulazione mista. Inoltre la simulazione dell'intero sistema permette la validazione delle funzionalità senza dover realizzare tutta la fase di back-end (sintesi, place and route...), consentendo quindi un notevole risparmio di tempo. Infine, la simulazione ad alto livello può considerare anche aspetti timing, grazie alla disponibilità di metriche che derivano dai livelli più bassi e che sono pertanto più affidabili e accurate rispetto a quelle ricavabili da una descrizione iniziale ad alto livello. È possibile inoltre sfruttare le interfacce messe a disposizione dal linguaggio ad alto livello che risultano semplici e veloci da usare.

• Riduzione del tempo per il raffinamento del sistema. Le iterazioni necessarie per il raffinamento del sistema, nel caso in cui i vincoli richiesti non siano soddisfatti, possono essere realizzate ad alto livello, evitando di scendere fino alla fase di back-end (utilizzo POET per la stima del software). Inoltre la possibilità di creare moduli VHDL tramite i generatori, permette maggior flessibilità nell'esplorazione dello spazio delle soluzioni.

Le idee espresse in questi punti indicano la possibilità di operare su di una descrizione omogenea ad alto livello, di velocizzare le simulazioni e di consentire di verificare il funzionamento complessivo del sistema in una fase precoce della progettazione. Inoltre, vengono superati i limiti dovuti ad una pura descrizione ad alto livello, dato che l'approccio adottato (bottom-up) risolve i problemi della traduzione inefficiente da alto a basso livello e delle limitazioni nell'uso dei costrutti. Inoltre le simulazioni possono essere effettuate considerando anche i tempi (timing) oltre che funzionale. I risultati preliminari di questa proposta sono presenti in [P75], [P77] e [P78].


Pag. 20

Attività scientifica e organizzativa

Nazionali

Responsabilità o cooperazione in contratti di ricerca legati alle aziende:

• Contratto di ricerca con SRS s.r.l. – Bulgarograsso (CO) dal titolo “Elaborazione di solidi per la realizzazione di modelli da utilizzare nel settore calzature” [contratto in fase di stipula]: 12.000 €

• Contratto di ricerca con SRS s.r.l. – Bulgarograsso (CO) dal titolo “analisi e progetto di un sistema embedded per il controllo di un apparato per il settore tessile” [contratto stipulato in luglio 2006]: 19.000 €

• Attività di sviluppo per DAINESE [contratto Prof. Fabio Inzoli stipulato nel 2006] per la realizzazione di un sistema embedded per il controllo di uno scambiatore termico basato su celle di Peltier: 2.200 €

• Attività di supporto per ESA-HMI [contratto Prof. Piero Fraternali stipulato nel 2005] per la sezione embedded dei sistemi di interfaccia uomo-macchina: 2.000 €

• Attività di supporto per Whirlpool [contratto Prof. Lorenzo Mezzalira] per lo studio di un sistema embedded di controllo distribuito: 3.300 €

Coinvolgimento in progetti di ricerca legati alla industria:

• Nell'ambito del programma di ricerca “Automazione del progetto elettronico” stipulato tra Politecnico di Milano e Siemens Information and Communication Network SpA nell'anno 1999-2000 ha avuto il ruolo di responsabile della tematica “Timing Analysis”.

Coinvolgimento in altre attività organizzative:

• Membro del comitato di coordinamento del corso Bachelor in Tecnologia dell’Informazione, tenuto presso il centro CEFRIEL negli anni accademici ‘91-‘92, ‘92-‘93 e ‘97-’98, ‘99-’00, ‘00-‘01.

• Membro del comitato di coordinamento del corso IFTS “Sistemi di Telecomunicazioni e Multimedialità e Applicazioni Internet” nell’anno accademico 1999- ’00.

• Membro del comitato di coordinamento del corso di master Convergenza e Società dell’Informazione.

Internazionali

Coinvolgimento in progetti ESPRIT:

• Nell’ambito del progetto IST “POET” (che avrà inizio nel giugno 2001 e terminerà nel dicembre 2004) ha partecipato alla attività di impostazione e stesura e parteciperà all’attività sia di ricerca scientifica sia di coordinamento del progetto.


Pag. 21

• Nell’ambito del progetto ESPRIT “PEOPLE” (che terminerà nel 2001 dopo una estensione di 6 mesi ottenuta per la qualità del lavoro svolto), ha partecipato all’attività sia di ricerca scientifica che di coordinamento del progetto.

• Nell’ambito del progetto ESPRIT ESD n.22133 “SEED” (terminato nel settembre 1997), ha partecipato sia all’attività di ricerca scientifica che in quella di coordinamento del progetto.

Coinvolgimento in attività organizzative in conferenze:

• Comitato tecnico di programma (TPC – Technical Programme Committee):

o Symposium on Defect and Fault Tolerance in VLSI Systems 2008 (DFT'08);

o DATE 2007;

• Moderatore in:

o DATE 2007 (Timing Analysis and Validation);

o 12th On-Line Test Symposium 2006;

o 8th On-Line Test Workshop 2002.

Ruolo di revisore:

• revisore per Journal Of Electronic Testing (JETTA), IEEE Transaction on Computer e IEEE Transaction on CAD.

• revisore per i congressi internazionali: IEEE DAC, IEEE DATE e IEEE CODES.

Como, 31 gennaio 2008.

Fabio Salice


Pag. 22

Elenco pubblicazioni di Fabio Salice

Relativamente alle pubblicazioni svolte in collaborazione con altri autori, l’attività di ricerca è stata svolta in stretta collaborazione tra gli autori, il cui contributo è pertanto da ritenersi paritetico.

Riassunto pubblicazioni suddiviso per categorie

Articoli pubblicati su riviste internazionali con comitato scientifico di revisione internazionale

17

Articoli pubblicati come capitoli di libri internazionali con comitato scientifico di revisione internazionale

2

Articoli presentati a conferenze internazionali con comitato scientifico di revisione e che sono stati pubblicati negli atti a cura dell'organizzazione del congresso (IEEE, ACM,…)

80

Articoli pubblicati su riviste nazionali 3

Libri e Capitoli di libri di carattere scientifico/didattico 2

Rapporti Tecnici progetti ESPRIT 6

Rapporti interni 8

Tesi di Dottorato di Ricerca 1

Altre attività editoriali 1

Pubblicazioni riviste internazionali con comitato di revisione internazionale

[RI1] Automatic Synthesis of Logic Functions Using Transmission Gates, Journal of Microelectronics System Integration, Plenum Press, vol. 3, n. 1, Marzo 1995.

[RI2] con W.Fornaciari A New Architecture for the Automatic Design of Custom Digital Neural Network, IEEE Transaction on Very Large Scale Integration (VLSI) Systems, vol. 3, n. 4, Dicembre 1995, pp. 502-506.

[RI3] con W.Fornaciari e D.Sciuto A Two-Level Cosimulation Environment, IEEE Computer, IEEE Press, vol. 30, n. 6, Giugno 1997, pp. 109-111.

[RI4] con C.Bolchini e D.Sciuto Design of Totally Self-Checking Checkers for a class of Hamming distance codes, Journal of Microelectronics System Integration, Plenum Press, New York, vol. 5, n. 2, Giugno 1997, pp.85-100.

[RI5] con C.Bolchini e D.Sciuto Fault Analysis for Networks with Concurrent Error Detection, IEEE Design&Test of Computer, vol. 15, n. 4, Ottobre-Dicembre 1998, pp.66-74. (ISSN: 0740-7475).


Pag. 23

[RI6] con C.Bolchini, R.Montandon e D.Sciuto Design of VHDL based Totally Self-Checking Finite State machine and Data Path descriptions, IEEE Transaction on Very Large Scale Integration (VLSI) Systems, vol. 8, n. 1, Febbraio 2000, pp. 82-102. (ISSN: 1063–8210).

[RI7] con A. Allara, M.Bombana e W.Fornaciari A Case Study in Design Space Exploration: The TOSCA Environment Applied to a Telecom Link Controller, IEEE Design&Test of Computer, vol. 17, n. 2, Aprile-Giugno 2000, pp. 60-72.

[RI8] Con W. Fornaciari, L. Pomante e D. Sciuto, Hw/Sw Cosimulation for Fast Design Space Exploration of Multiprocessor Embedded Systems Canadian Journal of Electrical & Computer Engineering, vol. 26, n.3/4, Luglio/Ottobre 2001, pp135-140.

[RI9] con C. Bolchini, L. Pomante, e D. Sciuto Reliability Properties Assessment at System Level : A Co-design Framework Journal of Electronic Testing - Theory and Application (JETTA), Theory and Application, Kluwer Academic Publishers, Volume 18, no. 3,.Giugno, 2002, pp. 351-356. (ISSN 0923-8174)

[RI10] Con C. Brandolese, W. Fornaciari e D. Sciuto, Static Power Modeling of 32-bit Microprocessor, IEEE Transaction on Computer-Aided Design of Integrated Circuits and Systems, vol.21 n.11, November, 2002. pp 1306-1316.

[RI11] Con W.Fornaciari, D.Sciuto, The Impact of Source Code Transformations on Software Power and Energy Consumption, Journal of Circuits, Systems, and Computers (JCSC), World Scientific, Vol. 11, No. 5, 2002, pp. 477-502.

[RI12] C. Bolchini L. Pomante F. Salice D. Sciuto, The Design of Reliable Devices for Mission Critical Applications IEEE Trans. on Instrumentation and Measurement (TIM) IEEE Vol. 52, no. 6 pp. 1703 -1712, Dec 2003

[RI13] C. Bolchini F. Salice F. A. Schreiber L. Tanca Logical and Physical Design Issues for Smart Card Databases ACM Trans. on Information Systems (TOIS) ACM Vol. 21, no. 3 pp. 254-285, 2003 1046-8188

[RI14] C. Brandolese, W. Fornaciari, L. Pomante, F. Salice, D. Sciuto Affinity-driven system design exploration for heterogeneous multiprocessor SoC, IEEE Transactions on Computers, Volume 55, Issue 5, May 2006 pp. 508 – 519.

[RI15] Con C. Bolchini, P. Ferrandi, P. L. Lanzi Evolving Classifiers on Field Programmable Gate Arrays: Migrating XCS to FPGAs Journal of System Architectures (JSA) Elsevier Vol. 52 no. 8-9 pp. 516-533, 2006. 1383-7621.


Pag. 24

[RI16] con C.Brandolese, W.Fornaciari, L.Pomante, R. Zafalon Energy Aware Scheduling of processes at OS level, WSEAS Transactions on Circuits and Systems, Vol. 5, No. 12 (2006), pp. 1811-1818.

[RI17] Con C. Bolchini, A. Miele, M. Rebaudengo, D. Sciuto, L. Sterpone, M. Violante Software and Hardware Techniques for SEU Detection in IP Processors Journal of Electronic Testing, Springer Netherlands, gennaio 2008.

Pubblicazioni capitoli di libri internazionali con comitato di revisione internazionale

[CL1] con W.Fornaciari, S.Minonne e M.Vincenzi Lambda-block Analysis of VHDL for Design Reuse, In Virtual Components Design Reuse, Kluwer Acadamic Publisher, Boston, 2001. Eds R.Seepold and N.M.Madrid, capitolo 7, pp 95-103. (ISBN 0-7923-7261-1).

[CL2] Con C.Brandolese e W,Fornaciari Analysis and Modeling of Energy Reducing Source Code Transformations Capitolo 9 del libro “Ultra Low-Power Electronics and Design”, (Enrico Macii), pp.156-171, Kluwer Academics Publisher, Boston 2004.

Pubblicazioni su atti di congressi internazionali con comitato di revisione internazionale

[P1] con W.Fornaciari e G.S.Gajani A Formal Methodology for Automatic Synthesis of Neural Networks, IEEE MicroNeuro-91, Monaco, Ottobre 1991, pp. 367-380.

[P2] con W.Fornaciari e G.S.Gajani Automatic Synthesis of Digital Neural Architectures, IEEE-IJCNN'91, Singapore, Novembre 1991, vol. 1, pp. 1861-1866.

[P3] con W. Fornaciari A Low Latency Digital Neural Network Architecture, Proc. IEEE-CS, ACM-SIGARCH, IEEE Third International Workshop on VLSI for Artificial Intelligence and Neural Networks, Oxford, Settembre 1992, pp. 81-91.

[P4] con W. Fornaciari A Structured Approach for Automatic Design of PN-based Digital Neural Netwoks, IEEE-IJCNN'92, Pechino, Cina, Novembre 1992, pp316-325. Best Poster Paper Awards IJCNN ’92.

[P5] con W. Fornaciari A VLSI Macrocell Implementation for Digital Neural Nets, IEEE/SMC-SPRANN'94, IMACS International Symposium on Signal Processing Robotics and Neural Networks, Lille, Francia, Aprile 1994, pp. 659-663.

[P6] con W. Fornaciari An Automatic VLSI Implementation of Hopfield ANNs, IEEE-37th Midwest Symposium on Circuit and Systems, Lafayette, Louisiana, USA, Agosto 1994, pp. 499-502.

[P7] con M.G. Sami e D. Sciuto Synthesys of Multi-level Self-Checking Logic, IEEE International Workshop on Defect and Fault Tolerance in VLSI Systems (DFT'94), Montreal, Canada, Ottobre 1994, pp. 115-123.


Pag. 25

[P8] con G.Buonanno e D.Sciuto Behaviour of Self-Checking Checkers for 1-out-of-3 Codes Based on Pass Transitor Logic, IEEE International Symposium on Circuit and System 1995 (ISCAS-95), Seattle, Washington, USA, Maggio 1995, vol.3, pp. 1924-1927.

[P9] con C.Bolchini, F. Fummi e R. Gemelli A BDD Based Algorithm for detecting Difficult Faults, IEEE International Symposium on Circuit and System 1995 (ISCAS-95), Seattle, Washington, USA, Maggio 1995, vol.3, pp. 2015-2018.

[P10] con C.Bolchini, R.Montandon e D.Sciuto A State Encoding for Self-Checking Finite State Machine, IEEE Design Automation Conference '95. Proceedings of the ASP-DAC ‘95/CHDL ‘95/VLSI ‘95, Chiba, Giappone, Agosto 1995, pp. 711-716.

[P11] con A.Basaglia e W.Fornaciari Correct Implementation of Digital Neural Networks, 38th Midwest Symposium on Circuits and Systems, Rio de Janeiro, Brasile, agosto 1995, vol. 1, pp. 81-84.

[P12] con C.Bolchini, R.Montandon e D.Sciuto Self-Cheking FSMs based on a constant distance state encoding, IEEE Defect and Fault Tolerance in VLSI System 1995, Lafayette, Lousiana, USA, Novembre 1995, pp. 269-277.

[P13] con A.Basaglia e W.Fornaciari A General Criterion for Cost-driven Realization of Digital ANNs, ICONIP ‘95, Pechino, Cina, Novembre 1995, pp. 659-664. Best Paper Award ICONIP ’95.

[P14] con A.Basaglia e W.Fornaciari Behaviour-driven minimal implementation of digital ANNs, International Conference on Neural Networs 1995 (ICNN-95), Perth, Australia, Dicembre 1995, pp. 1644-1649.

[P15] con A.Basaglia e W.Fornaciari Digital VLSI implementation of ANNs: a cost-effective approach, IEEE The seventh International Conference on Microelectronics (ICM-95), Kuala Lumpur, Malesia, Dicembre 1995, pp. 21-24.

[P16] con L.Dadda e V.Piuri Leading Zero Detectors, The second International Conference on Massively parallel Computing Systems (MPCS-96), Ischia, Italia, Aprile 1996.

[P17] con C.Brandolese, M.Pillan e D.Sciuto Analog Circuits Placement: a Constraint Driven Methodology, IEEE International Symposium on Circuit and System 1996 (ISCAS-96), Atlanta, Georgia, USA, Maggio 1996.

[P18] con G.Ghione e M.Pillan A Constraint Generation Tool for the Design of High Frequency Integrated Circuits, Gallium Arsenide Application Symposium 96 (GAAS-96), Parigi, Francia, Giugno 1996.

[P19] C.Bolchini e D.Sciuto Design of Totally Self-Checking Checkers for a Class of Constant Hamming Distance Code, 2nd IEEE International On-Line Testing Workshop, Saint-Jean-de-Luz, Francia, Luglio 1996.


Pag. 26

[P20] con L.Dadda e V.Piuri The Quasi-Booth Multiplier, The International Conference on Innovative Systems in Silicon 1996 (ISIS-96), Austin, Texas, USA, Ottobre 1996, pp. 36-45.

[P21] con C.Bolchini e D.Sciuto Redundant Faults in TSC networks: definitions and removal, Defect and Fault Tolerant in VLSI Systems 1996 (DFT ‘96), Boston, Massachussets, USA, Novembre 1996, pp. 277-285.

[P22] con C.Bolchini e D.Sciuto A Novel Methodology for designing TSC Combinational Networks based on Parity Bit Code, European Design and Test Conference (ED&TC ’97), Parigi, Francia, Marzo 1997, pp.440-444.

[P23] con C.Bolchini e D.Sciuto Parity Bit Code: Achieving a Complete Fault Coverage in the Design of TSC Combinational Networks, Great Lakes Symposium on VLSI 1997, Urbana, Illinois, USA, Marzo 1997, pp.32-37.

[P24] con A.Allara, S.Filipponi, W.Fornaciari e D.Sciuto A Flexible Model for Evaluating the Behavior of Hardware/Software Systems, Codes/CASHE ‘97, Braunschweig, Germania, Marzo 1997, pp. 109-114.

[P25] con C.Bolchini e D.Sciuto Conditions for Design of Circuits with Concurrent Error Detection Properties, IEEE International Symposium on Circuit and System 1997 (ISCAS ’97), Hong Kong, Hong Kong, Giugno 1997, vol. 4, pp. 2741-2744.

[P26] con W. Fornaciari e D.Sciuto High-level Modeling and Analysis of Hw/Sw Systems, The Fourth Asia-Pacific Conference on Hardware Description Languages (APCHDL ’97), Hsinchu, Taiwan, August 1997, pp. 50-53.

[P27] con A.Allara, S.Filipponi, W.Fornaciari e D.Sciuto Improving Design Turnaround Time Via Two-levels Hw/Sw Co-simulation, Computer Design: VLSI in Computers and Processors 1997 (ICCD ’97), Austin, Texas, USA, Ottobre 1997, pp. 400-405.

[P28] con C.Bolchini e D.Sciuto A TSC Evaluation Function for Combinational Circuits, Computer Design: VLSI in Computers and Processors 1997 (ICCD ’97), Austin, Texas, USA, Ottobre 1997, pp. 555-560.

[P29] con C.Bolchini e D.Sciuto A Scalar Cost Function for Analyzing the Quality of Totally Self-Checking Design Methodologies, The International Conference on Innovative Systems in Silicon (ISIS ’97), Austin, Texas, USA, Ottobre 1997, pp. 196-200, 200a, 200b.

[P30] con C.Bolchini e D.Sciuto Designing Networks with Error Detection Properties through the Fault-Error Relation, IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems 1997 (DFT ’97), Parigi, Francia, Ottobre 1997, pp. 290-297.


Pag. 27

[P31] con A.Basaglia e W.Fornaciari Special Purpose Neurocomputers: an Automatic Design Approach, The IEEE Third International Conference on Algorithm and Architectures for Parallel Processing (ICAPP ‘97), Melbourne, Australia, Dicembre 1997, pp. 667-674.

[P32] con C.Bolchini e D.Sciuto Fault Analysis in Networks with Concurrent Error Detection Properties, IEEE Design Automation and Test in Europe (D.A.TE ’98), Parigi, Francia, Febbraio 1998, pp. 957-958.

[P33] con A.Allara, W.Fornaciari e D.Sciuto A Model for System-Level Timed Analysis and Profiling, IEEE Design Automation and Test in Europe (D.A.TE ’98), Parigi, Francia, Febbraio 1998, pp. 204-210.

[P34] con S. Bernardi, A. Bottiroli e W.Fornaciari A case study in co-design: reengineering an industrial device, Computational Engineering in System Applications (CESA ’98), Nabeul-Hammamet, Tunisia, Aprile 1998, pp. 1244-1249.

[P35] con W.Fornaciari e V. Piuri From Behavior to VHDL: a CAD Environment for SPNNs, The 10-th Italian Workshop on Neural Nets (WIRN 98), Vietri Sul Mare, Italia, Maggio 1998, pp. 334-339.

[P36] con S. Bernardi, A.Bottiroli, W.Fornaciari e D.Sciuto A template-based strategy for mapping system-level specifications onto hw modules, VHDL Users’ Forum in Europe (EuroVHDL ’98), Losanna, Svizzera, Settembre 1998,pp. 134-146.

[P37] con A.Allara, C.Brandolese, W.Fornaciari e D.Sciuto System-Level Performance Estimation Strategy for Sw and Hw, ICCD ‘98, Austin, Texas, USA, Ottobre 1998, pp. 48-53. Best Paper Award ICCD ‘98.

[P38] con C.Bolchini, W.Fornaciari e D.Sciuto Concurrent Error Detection at Architectural Level, International Symposium on System Synthesis 1998 (ISSS 98), Hsinchu, Taiwan, Dicembre 1998, pp. 72-75.

[P39] con S. Bernardi, W.Fornaciari, S.Minonne e M.Vincenzi Evaluation of VHDL-Based Design Reuse Through l-Block Analysis, Forum on Design Languages ‘99 (FDL ‘99), Lione, Francia, Settembre 1999, pp. 402-411.

[P40] con C.Bolchini, L.Pomante e D.Sciuto A synthesis methodology aimed at improving the quality of TSC devices, Defect and Fault Tolerant in VLSI Systems 1999 (DFT ’99), Albuquerque, New Mexico, USA, Novembre, 1999, pp. 247-255.

[P41] con C.Brandolese, W.Fornaciari e D.Sciuto Fast Software-Level Power Estimation for Design Space Exploration, the Ninth International HDL Conference and Exhibition (HDLCon-2000), San Jose, California, USA, Marzo 2000, pp. 11-16.


Pag. 28

[P42] con C.Brandolese, W. Fornaciari e D. Sciuto Energy Estimation for 32 Bit Microprocessor, 8th International Symposium on Hardware/Software Codesign (CODES '00), San Diego, California, USA, Marzo 2000, pp. 24-28.

[P43] con C.Brandolese, W. Fornaciari e D. Sciuto An Instruction Level Functionality Based Energy Estimation Model for 32 Bit Microprocessor, DAC 2000, Los Angeles, Californa, USA, Giugno 2000, pp.346-350.

[P44] Con C.Brandolese, W.Fornaciari, L. Pomante, D.Sciuto A Multi-Level Strategy for Software Power Estimation, International Symposium on System Synthesis 2000 (ISSS 2000), Madrid, Spagna, Settembre 2000, pp. 187-192.

[P45] Con W.Fornaciari Modeling the Effectiveness of Reuse in SoC Design, FDL 2000, Tubingen, Germania, settembre, 2000, pp. 277-284.

[P46] Con C. Bolchini The design of Self-Checking Systems, Proc. 1st On-Line Symposium for Electronics Engineerings (OSEE), Dicembre 2000 (http://www.osee.net/).

[P47] Con C.Brandolese, W.Fornaciari, D.Sciuto, Source-Level Execution Time Estimation of C Programs, 9th International Symposium on Hardware/Software Codesign (CODES '01), Copenagen, Danimarca, Aprile, 2001, pp 183-185.

[P48] Con U. Bondi, W.Fornaciari e E. Magini, Development Cost and Size Estimation Starting from High-Level, 9th International Symposium on Hardware/Software Codesign (CODES '01), Copenagen, Danimarca Aprile, 2001, pp. 86-91.

[P49] Con C. Bolchini e D. Sciuto Designing Reliable Embedded Systems Based on 32 Bit Microprocessors, 7th IOLTW (International On-Line Testing Workshop), Taormina, Luglio 2001.

[P50] Con C. Bolchini, L. Pomante e D. Sciuto Reliability Properties Assessment at System Level: A Co-design Framework, 7th IOLTW (International On-Line Testing Workshop), Taormina, Luglio, 2001.

[P51] Con W. Fornaciari, L. Pomante e D. Sciuto Hardware-Software Timing Simulation Environment for Multiprocessor Embedded Systems, SCI 2001/ISAS 2001 (World Multiconference on Systemics, Cybernetics and Informatics/ 7th Int. Conference on Information System Analysis and Synthesis), Orlando, USA, Luglio 2001.

[P52] Con C. Bolchini, L. Pomante e D. Sciuto On-Line Fault Detection in a Hardware/Software Co-design Environment, ISSS 2001 (International Symposium on System Synthesis), Monteral, Canada, Ottobre, 2001, pp. 51-56.

[P53] Con G. Beltrame, C. Brandolese, W. Fornaciari, D. Sciuto e V. Trianni Dynamic Modeling of Inter-Instruction Effects for Execution Time, ISSS 2001 (International Symposium on System Synthesis), Monteral, Canada, Ottobre, 2001, pp. 136-141.


Pag. 29

[P54] Con C. Bolchini, A Software Methodology for detecting Hardware Faults in VLIW Data Paths, DFT 2001 (IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems), San Francisco, California (US), Ottobre, 2001, pp. 170-175.

[P55] Con G. Beltrame, C. Brandolese, W. Fornaciari, D. Sciuto e V. Trianni, An Assembly-Level Execution-Time Model for Pipelined Architectures, ICCAD-2001 (IEEE International Conference on Computer Aided Design), San Jose, California (US), Novembre, 2001.

[P56] con W. Fornaciari, L. Pomante e D. Sciuto Metrics for design space exploration of heterogeneous multiprocessor embedded systems Tenth International Symposium on Hardware/Software Codesign, 2002 (CODES ‘02), Estes Park, Colarado, US, Maggio 2002, pp. 55-60

[P57] Con C. Bolchini, L. Pomante e D. Sciuto A System Level Approach in Designing Dual-Duplex Fault Tolerant Embedded Systems, IOLTW-2002 (8th IEEE International On-Line Testing Workshop), Isle of Bendor, Francia, Luglio, 2002.

[P58] Con G. Beltrame, C. Brandolese, W. Fornaciari, D. Sciuto e V. Trianni Modeling Assembly Instruction Timing in Superscalar Architectures, IEEE-ISSS'02 15th International Symposium on System Synthesis, Kyoto, Giappone, Ottobre, 2002.

[P59] Con C. Bolchini e D. Sciuto Designing Self-Checking FPGAs through Error Detection Codes, Defect and Fault Tolerant in VLSI Systems 2002 (DFT ’02), Vancouver, Canada, Novembre, 2002.

[P60] Con M.G. Sami e R. Stefanelli Fault-Tolerant CAM Architectures: A Design Framework, Defect and Fault Tolerant in VLSI Systems 2002 (DFT ’02), Vancouver, Canada, Novembre, 2002.

[P61] Con L. Delvecchio, W. Fornaciari e L. Pomante Partitioning of Embedded Applications onto Heterogeneous Multiprocessor Architectures, ACM Symposium on Applied Computing (SAC 2003) Melbourne, Florida (US) Marzo, 2003, pp. 661-665.

[P62] Con W.Fornaciari, P.Micheli, L.Zampella, A First Step Towards Hw/Sw Partitioning of UML Specifications, IEEE/ACM Design Automation and Test in Europe (DATE'03), Monaco, Germania, Marzo, 2003. pp. 668-673.

[P63] Con C. Brandolese, W. Fornaciari, D. Sciuto, L. Ceresoli, Library Function Timing Characterization for Source-Level Analysis, IEEE/ACM Design Automation and Test in Europe (DATE'03), Monaco, Germania, Marzo, 2003. pp. 1132-1133.

[P64] Con W.Fornaciari, L.Pomante, D.Sciuto, An Internal Representation Model for System-Level Co-Design of Heterogeneous Multiprocessor Embedded System, ACM Forum on specification & Design Languages, FDL'03, Settembre, 2003, Francoforte, Germania, pp. 669-679.


Pag. 30

[P65] Con W.Fornaciari, D.S.Scarpazza, Early Estimation of the Size of VHDL Projects, IEEE CODES-ISSS 2003 merged conference, Newport Beach, California USA, Ottobre, 2003.

[P66] Con C. Bolchini, D. Sciuto e R. Zavaglia An Integrated Approach for Designing Self-Checking FPGAs Proc. IEEE Defect and Fault Tolerance in VLSI Systems, DFT 2003, Cambridge, USA, pp. 443-450, Novembre,2003

[P67] Con C Brandolese, W. Fornaciari e D. Sciuto Analysis and Modeling of Energy Reducing Source Code Transformations, Proc. IEEE/ACM Design Automation and Test in Europe (DATE 2004), Parigi, Francia, Febbraio 2004, pp. 306-311

[P68] Con C.Brandolese, W.Fornaciari, An Area Estimation Methodology for FPGA Based Designs at SystemC-Level, Design Automation Conference, DAC'04, San Diego, CA, USA, Giugno 2004, pp. 129-132.

[P69] Con C.Brandolese, W.Fornaciari, Discrete-Event Modeling and Simulation of Superscalar Microprocessor Architectures, Power and Timing Modeling, Optimization and Simulation, PATMOS'04, Santorini, Grecia, Settembre 2004, pp. 238-247.

[P70] Con C. Bolchini, A. Miele, L. Pomante, D. Sciuto Reliable System Co-Design: the FIR Case Study, Proc. IEEE Defect and Fault Tolerance in VLSI Systems, DFT ‘04, Cannes, Francia, Ottobre 2004, pp. 433-441 [ISSN: 1550-5774].

[P71] Con C. Bolchini, L. Pomante, D. Sciuto Reliable System Specification for Self-Checking Data-Paths, Proc. IEEE of the Design, Automation and Test in Europe, DATE'05, Monaco, Germania, Vol. 2, Marzo 2005, pp. 1278-1283, [ISSN: 1530-1591]

[P72] Con C. Bolchini, P. Ferrandi, P. L. Lanzi Toward an FPGA Implementation of XCS, proc. IEEE Congress on Evolutionary Computation, CEC'05, Edinburgh, Inghilterra, Settembre 2005, pp. 2053-2060, Volume 3.

[P73] con C. Bolchini, A. Miele, D. Sciuto A model of soft error effects in generic IP processors, Proc. IEEE Defect and Fault Tolerance in VLSI Systems Symposium, DFTS 2005, Monterey, CA, USA, Ottobre 2005, pp. 334-342.

[P74] Con C.Brandolese, W.Fornaciari A SoC-Based Methodology for Cycle-Accurate RTOS System Call Timing Characterization, IEEE Conference on Design of Circuits and Integrated Systems, DCIS'05, Lisbon, Portogallo, Novembre 2005.

[P75] Con C.Bolchini, C.Brandolese, W.Fornaciari, L.Frigerio A Data-Path Oriented, IP-Based Framework for Flexible Design Exploration, IEEE Electronic Design Processes Workshop, EDP'06, Monterey, CA, USA, Aprile 2006.

[P76] Con C.Brandolese, W.Fornaciari, L.Pomante, R. Zafalon DPM at OS level: low-power scheduling policies, IEEE Conference on Circuits, Systems, Electronic, Control and Signal Processing, WSEAS'06, Dallas, TX, USA, Novembre 2006.


Pag. 31

[P77] con C. Brandolese, L. Frigerio, V. Rana, F. Salice, M. D. Santambrogio, RoadRunner and IPGen: a combined solution to speedup configurable systems design, Proc. IEEE 3rd Southern Conference on Programmable Logic 2007, (SPL), Mar del Plata, Argentina, Febbraio 2007.

[P78] con C. Brandolese, D. Crespi, L. Frigerio A New Framework for Design and Simulation of Complex Hardware/Software Systems, 10th EUROMICRO CONFERENCE on Digital System Design, Architectures, Methods and Tools, Germania, Agosto 2007.

[P79] con L. Frigerio RAM-based fault tolerant state machines for FPGAs, Proc. IEEE 22ns International Symposium on Defect and Fault Tolerance in VLSI Systems, (DFT’07), Roma, Italia, Settembre 2007.

[P80] con L. Frigerio Exploiting RAM for fault-tolerant functions in FPGA, Proc. IEEE International Design and Test Workshop (IDT 2007), Cairo, Egitto, Dicembre 2007.

Pubblicazioni riviste nazionali

[RN1] con W. Fornaciari, V. Piuri e R. Stefanelli Paradigmi Neurali e Tecniche Realizzative, AEI – Automazione Energia Informazione, vol 81, n.9, Settembre 1994, pp. 55-62.

[RN2] Con G.Figini, W.Fornaciari, La proposta Seed per i sistemi embedded (parte prima), DESIGN-IN, Ed. Tecnoimprese, Anno II n.7/97, ottobre 1997, pp 11-13.

[RN3] Con G.Figini, W.Fornaciari, La proposta Seed per i sistemi embedded (parte seconda), in DESIGN-IN, Ed. Tecnoimprese, Anno II n.8/97, novembre 1997, pp 17-20.

Libri e Capitoli di libri di carattere scientifico/didattico

[AL1] Codifica delle Informazioni, Manuale dell’Ingegnere “Nuovo Colombo”, 83° edizione, Sez. N, Capitolo 5, U. Hoepli, 1996, pp. 118-138.

[AL2] C.Bolchini, C.Brandolese, F.Salice, D. Sciuto, “Reti Logiche”, Apogeo, 2004, ISBN: 88-503-2229-1

Tesi di dottorato

[TD] Architetture Neurali Digitali e loro Implentazione su Silicio: Problematiche di Progetto e Valutazione (relatore Prof.ssa Mariagiovanna SAMI).

Rapporti interni

[Re1] Soluzione generale di equazioni Booleane alle ricorrenze Politecnico di Milano, Dipartimento di Elettronica, Report n°94-014.

[Re2] con C.Bolchini, F.Ferrandi e D.Sciuto An Extension to Boolean Equations and Inequalities Based on Binary Decision Diagrams Politecnico di Milano, Dipartimento di Elettronica, Report n°96-018.


Pag. 32

[Re3] con C. Bolchini e D. Sciuto The Design of Totally Self-Checking Networks through Error Detecting Codes, Politecnico di Milano, Dipartimento di Elettronica, Report n. 98-053, 1998. sottomesso alla pubblicazione sulle IEEE Trans. on Reliability.

[Re4] con C. Bolchini, L. Pomante e D. Sciuto Totally Self-Checking Devices: Quality Evaluation and Improvement Methodology, Politecnico di Milano, Dipartimento di Elettronica, Report n. 2001.13, 2001. sottomesso alla pubblicazione sulle ACM Transactions on Design Automation of Electronic Systems.

[Re5] con C. Bolchini Hardware and Software Methodologies for Designing Reliable VLIW Datapaths, Politecnico di Milano, Dipartimento di Elettronica, Report n. 2001.12, 2001.

[Re6] con C. Bolchini, L. Pomante e D. Sciuto Reliability Properties Assessment at System level: a Co-Design Framework, Politecnico di Milano, Dipartimento di Elettronica, Report n. 2001.15, 2001.

[Re7] con C. Bolchini, W. Fornaciari, D. Sciuto Static Timing Analysis: state of the art, Politecnico di Milano, Dipartimento di Elettronica, Report n. 2001.14, 2001.

[Re8] Con C. Bolchini, F. Schreiber e L. Tanca Logical and Physical Design Issues for Smart Card Databases Politecnico di Milano, Dipartimento di Elettronica, Report n. 2001.68, 2001. sottomesso alla pubblicazione IEEE Transaction on Computers, Luglio 2001.

Rapporti Tecnici progetti ESPRIT

[Tr1] con C. Brandolese, W. Fornaciari e D. Sciuto, Preliminary Specification of the Software--Level Power Estimation Methodology and Related Prototype Tool, PEOPLE Esprit Project N. 26796 -- Deliverable D.1.1.1, 1998.

[Tr2] con C. Brandolese, W. Fornaciari e D. Sciuto, Final Specification of the Software--Level Power Estimation Methodology and Related Prototype Tool, PEOPLE Esprit Project N. 26796 -- Deliverable D.1.1.2, 1999.

[Tr3] con C. Brandolese, W.Fornaciari e D.Sciuto, Preliminary Version of the Prototype Tool for Software--Level Power Estimation,' PEOPLE Esprit Project N. 26796 -- Deliverable D.1.3.1, 1999.

[Tr4] con C. Brandolese, W.Fornaciari e D.Sciuto, Report on the Application of the Power Analysis Methodology to Different Classes of Microprocessor Cores, PEOPLE Esprit Project N. 26796 -- Deliverable D.1.3.2, 1999.


Pag. 33

[Tr5] con C. Brandolese, W.Fornaciari e D.Sciuto, Final Version of the Prototype Tool for Software--Level Power Estimation, PEOPLE Esprit Project N. 26796 -- Deliverable D.1.3.3, 2000.

[Tr6] con C. Brandolese, W.Fornaciari e D.Sciuto, Manual of the Prototype Tool for Software--Level Power Estimation, PEOPLE Esprit Project N. 26796 -- Deliverable D.1.3.4, 2000.

Altre attività editoriali

Ha collaborato alla traduzione del seguente testo:

L.L.Peterson, B.S.Davie, Computer Networks: a System Approach, Morgan Kaufmann, 1996 (edizione italiana: “Reti di calcolatori”, Zanichelli, 1999).

Como, 31 gennaio 2008.

Fabio Salice

Curriculum Vitae et Studiorum di Fabio Salice (Gennaio...

Documents

Transcript of Curriculum Vitae et Studiorum di Fabio Salice (Gennaio...