Appunti universitari 5FTJ EJ MBVSFB $BSUPMFSJB F ...

Centro Stampa Politecnico di Torino

NUMERO: 1676A - ANNO: 2015

A P P U N T I

STUDENTE: Fissore

MATERIA: Microelettronica Digitale Unificato con firma, Prof.Lavagno

Corso Luigi Einaudi, 55/d - Torino

Appunti universitari

Tesi di laurea

Cartoleria e cancelleria

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Rilegature

Corso Luigi Einaudi, 55 - Torino

NUMERO: 1326A - ANNO: 2015

A P P U N T I

STUDENTE: Pizzamiglio Cristiano

MATERIA: Meccanica del Volo - Esercitazioni + Tobak Schiff + FVC - Prof.ssa F. Quagliotti - a.a. 2015 - 2016

Appunti universitari

Tesi di laurea

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Rilegature

Il presente lavoro nasce dall'impegno dell’autore ed è distribuito in accordo con il Centro Appunti.

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AT T E N Z I O N E: Q U E S T I A P P U N T I S O N O FAT T I D A S T U D E N T I E N O N S O N O S TAT I V I S I O N AT I D A L D O C E N T E . I L N O M E D E L P R O F E S S O R E , S E R V E S O L O P E R I D E N T I F I C A R E I L C O R S O .

Microelettronica Digitale Mar-15

1-Introduzione 1

��

��

� Progetto di circuiti digitali integrati.� Dispositivi CMOS e tecnologie di fabbricazione. Inverter e porte CMOS. Ritardi, margini di rumore e potenza. Circuiti sequenziali elementari. Interconnessioni e memorie.

� Obiettivo� Comprendere, progettare e ottimizzare circuiti digitali rispetto a diversi parametri: costo, velocità dissipazione di potenza e affidabilità.

��

��

Una parte significativa del materiale didattico utilizzata nelle lezioni è stata tratta dal testo

Libro di testo

Digital Integrated Electronics

J. Rabaey, A. Chandrakasan, B. Nikolic

Prentice Hall

Mod by Giorgio Fissore, pag 1

Appunti di Giorgio FissoreDisponibili in centro stampa>Questi sono gli appunti presi a lezione, e, non essendopresenti videolezioni per questo corso, presentano lacune.>Appunti di qualità migliore (e molto più abbondanti) sonopresenti per il corso di Sistemi Elettronici a Basso Consumo.(e per la parte di microcontrollori del corso del terzo anno diElettronica dei Sistemi Digitali)

© Proprietà riservata dell'autore - Digitalizzazione e distribuzione a cura del CENTRO APPUNTI - Corso Luigi Einaudi, 55 - Torino / Pagina 3 di 446



1-Introduzione 3

��

�� Progetto di Circuiti Digitali� Elettronica dei Sistemi Digitali� Dispositivi

Le conoscenze di tali corsi devono essere state acquisiteAlcuni argomenti verranno ripresi ed approfonditi

��

��

� Che cosa è cambiato nel progetto di circuiti digitali rispetto al passato e perchè è divenuto più complesso.

� Cambierà in futuro e come?





1-Introduzione 5

��

��

• 1000 transistor• 1 MHz di frequenza

di clock

• Struttura in logica sparsa con alcuni elementi regolari(register file)

��

�� !��Struttura Gerarchica

Insieme di moduli costituiti a loro volta da celle elementari

Ri-uso delle celle

Strumenti CAD per

•Simulazione

•Sintesi

•Verifica

•Generazione layout


"progettato a mano"




1-Introduzione 7

��

$�� %��&16151413121110

9876543210

1959

1960

1961

1962

1963

1964

1965

1966

1967

1968

1969

1970

1971

1972

1973

1974

1975

LOG

2 OF

THE

NU

MB

ER O

FC

OM

PON

ENTS

PER

INTE

GR

ATE

D F

UN

CTI

ON

��

��

'�� (��

Courtesy, University of Wisconsin

Per microprocessori il numero di transistor raddoppia ogni 2 anni


E' una legge "economica"che aiuta a fare progettiverso il futuro (laprogettazione infattirichiede tempo e bisognaprevedere già quale sarà lostato dell'arte al momentodi lanciare sul mercatol'oggetto che progettiamooggi).Fondamentale avere delleprevisioni quando ineconomia ci si trova alavorare con leggiesponenziali come questa(il grafico è in scala log)

Si cerca dirimanere proprio suquesta linea, netroppo sopra, netroppo sotto.Se si salisse tropposopra infattiaumenterebbero icosti, mentrel'ambiente (il SW)non sarebbeancora in grado disfruttarne i benefici




1-Introduzione 9

��

,��-��

La lunghezza dei transistor decresce del 30% ogni 3 anniCourtesy, SEMI World Fab

14nm sono 30 atomi!!!

��

��-��

Die cresce del 7%/anno per soddisfare la legge di MooreCourtesy, Intel

40048008

80808085

8086 286386

486P6

1

10

100

1970 1980 1990 2000 2010

Die

siz

e (m

m)

~7% di crescita per anno~2X di crescita ogni 10 anni


(5 atomi dispessoredell'ossido)

Dall'altro lato, stanno crescendo le dimensionidei circuiti integrati stessi (il rimpicciolimentodei trans è infatti rallentato)

sinonimo di circuito integrato; il chip si puòriferire sia al circ integr "nudo" che a (..);die invece solo al circ integrato nudo




1-Introduzione 11

��

.�� +��0��

Courtesy, Intel

Il rapporto prestazioni/costo cresce piu’ che esponenzialmente

��

1��+�

Per i microprocessori la frequenza raddoppia ogni due anniCourtesy, Intel


Solo fino al 2001




1-Introduzione 13

��

��2��+��1��

400480088080

8085

8086

286 386486

Pentium® procP6

1

10

100

1000

10000

1970 1980 1990 2000 2010Anno

Den

sità

di P

oten

za (W

/cm

2)

Piastra calda

Reattorenucleare

Ugello missile

La densità di potenza troppo alta per mantenere fredde le giunzioni

Courtesy, Intel

NMOS->CMOS

��

.��+��+�

� Riduzione della tensione per diminuire potenza

� Maggiore integrazione per ridurre consumo di comunicazione

� Limite alla frequenza� Parallelismo per mantenere throughput


Il problema èpassato aiSoftweristi chedevono ora gestirepiù processori chelavorano incontemporanea




1-Introduzione 15

��

��*�3��+��

��

'��"��4

Analog Baseband

Digital Baseband(DSP + MCU)

PowerManagement

Small Signal RF

PowerRF


Ultimamente èmolto più richiestaelettronica persmartphone cheper PC




1-Introduzione 17

��

�� -�� 3��+�� ++��

��

SamsungToshiba

Electronic systems

IntegratedCircuit design

IntegratedCircuit fabrication

Intel,(TI, STM)

Dell, HP, IBM,Bosch, Philips, Siemens, …

Apple, Sony, …

Nvidia, ARM,…

TSMC, UMC, GlobalFoundries

��

��6�2 ��

� Come valutare le prestazioni di una parte del circuito (porta, modulo, …)?� Costo� Affidabilità� Scalabilità� Velocità (ritardo, frequenza operativa) � Dissipazione di potenza� Energia per eseguire un’operazione


Quando sonoesplosi i costi difabbricazione c'èstata una maggiorediversificazione.(ank se alcuneindustrie hannoiniziato a fareancheprogettazione dicircuiti integrati)

Capacità diprodurlo conminore costo omagg prestazioninel futuro (adesempio favorisce imultiprocessori)

Questo per portatili




1-Introduzione 19

��

,��7�7��8��,��7�7��9�� Tempo necessario per

sviluppare un prodotto fino al punto in cui puo’ essere venduto (con profitto)

� Finestra di mercato� Intervallo in cui le vendite

sono massime

� Time-to-market tipico: 6-8 mesi

� I ritardi costano molto…

Ric

avi (

$)

Tempo (mesi)

Saturazione

Generazionesuccessiva

��

�� *��

� Modello semplificato� Vita totale = 2W, picco a W� Ingresso nel mercato

determina la base del triangolo

� L’area determina I ricavi

� Perdita� Differenza tra le aree

dell’introduzione a tempi diversi (senza cambiare quella delle generazioni progettate dalla competizione)

On-time Delayedentry entry

Peak revenue

Peak revenue from delayed entry

Market rise Market fall

W 2W

Time

D

On-time

DelayedRev

enue

s ($

)


si parla di mesi -max 2 anni




1-Introduzione 21

��

"�� 7�� Costi:

� Costo unitario: il costo di produrre ogni unita’ del prodotto, escludendo NRE

� Costo non-ricorrente (NRE): il costo di progetto del prodotto� Costo totale = costo NRE + costo unitario * # di unita’� Costo per prodotto = costo totale / # di unita’

= (costo NRE/ # di unita’) + costo unitario

• Esempi– NRE=$2000, unitario=$100– Per 10 unita’

– Costo totale = $2000 + 10*$100 = $3000– Costo per prodotto = $2000/10 + $100 = $300

Ammortizzare l’NRE su 10 unita’ aggiunge $200 per unita’

��

"�� 7��

$0

$40,000

$80,000

$120,000

$160,000

$200,000

0 800 1600 2400

ABC

$0

$40

$80

$120

$160

$200

0 800 1600 2400

Number of units (volume)

ABC

Number of units (volume)

tota

l cos

t (x1

000)

per

pro

duct

cos

t

� La migliore tecnologia dipende dal numero di prodotti venduti� Tecnologia A (Software+CPU): NRE=$2,000, unit=$100� Tecnologia B (FPGA): NRE=$30,000, unit=$30� Tecnologia C (ASIC): NRE=$100,000, unit=$2

� Anche considerare Time-to-market (correlato a NRE)


tra uno e cinquemilioni di dollari, ilcosto di progettoper circ integrato

Pago chi vende la CPUl'FPGA costa meno

Qui metto solo i pezziche mi servono (ormaisi usa solo per 1 mln+di pezzi)

Vanno tenutipresente anche itempi di sviluppo(time to market)

Alcune applicazioni siriescono fare, però soloin ASIC (es modemcellulare), quindi talvoltasi è costretti




1-Introduzione 23

��

��

� Legge di Moore� Aspetti economici

� Costi di progetto� Costi di fabbricazione

� Richiami su preogetto digitale, rumore e consumo di potenza

��

,��+��*�2

1

10

100

1,000

10,000

100,000

1,000,000

10,000,000

2003

1981

1983

1985

1987

1989

1991

1993

1995

1997

1999

2001

2005

2007

2009

10

100

1,000

10,000

100,000

1,000,000

10,000,000

100,000,000Logic Tr./ChipTr./Staff Month.

xxxxxx

x21%/Yr. compound

Productivity growth rate

x

58%/Yr. compoundedComplexity growth rate

10,000

1,000

100

10

1

0.1

0.01

0.001

Tran

sist

ori p

er C

hip

(M)

0.01

0.1

1

10

100

1,000

10,000

100,000

Prod

uttiv

ità(K

) Tra

ns./M

ese-

Staf

f.

Source: Sematech

La complessità cresce più velocemente della produttivita’

Com

ples

sità

Courtesy, ITRS Roadmap


Aumento diproduttività legatoall'utilizzo dicalcolatori




1-Introduzione 25

��

��




��

"��

Die Singolo

Wafer

��

�� !��"!�� #�� $


Se raddoppio l'area del die,ne metto la metà sul wafer equindi sembrerebbe che(area x 2 = costo x 2), ma inverità ci sono anche i difettiche finiscono a caso sulwafer... se il chip è piùgrande, ha molte piùprobabilità di essere nonfunzionante.Si dice addirittura che(costo = area'4)>>RIDURRE L'AREA E'FONDAMENTALE!!




1-Introduzione 27

��

;��Chip Metal

layersLine width

Wafer cost

Def./ cm2

Area mm2

Dies/wafer

Yield Die cost

386DX 2 0.90 $900 1.0 43 360 71% $4

486 DX2 3 0.80 $1200 1.0 81 181 54% $12

Power PC 601

4 0.80 $1700 1.3 121 115 28% $53

HP PA 7100 3 0.80 $1300 1.0 196 66 27% $73

DEC Alpha 3 0.70 $1500 1.2 234 53 19% $149

Super Sparc 3 0.70 $1700 1.6 256 48 13% $272

Pentium 3 0.80 $1500 1.5 296 40 9% $417

��

��





Resa: % di circuitifunzionanti

"vecchio integrato"

"ultimo integrato"




1-Introduzione 29

��

�/��+��.��

Margine stato alto

Margine stato basso

VIH

VIL

UndefinedRegion

"1"

"0"

VOH

VOL

NMH

NML

Uscita porta Ingresso Porta

��

��2 ��*� ��<��

A chain of inverters

v0 v1 v2 v3 v4 v5 v6

2

V (V

olt)

4

v0

v1v2

t (nsec)0

2 1

1

3

5

6 8 10Simulated response


ingresso imprecisodiventauscita precisa




1-Introduzione 31

��

$-�*��

Ri = ∞Ro = 0Fanout = ∞NMH = NML = VDD/2 g = ∞

V in

V out

��

�/��+��

Vout

tf

tpHL tpLH

trt

Vin

t

90%

10%

50%

50%


Oltre al fan in/out,le porte logichehanno dei ritardi daquando cambial'ingresso a quandocambia l'uscita

Questi tsalita/tdiscesapossono portare a:-non funzionare-consumo eccessivo

effetti del ritardofan parte propriodelle prestazionidel circuito




1-Introduzione 33

��

)��)��>�.��

*��&�+,&��- *��$�� !*,*" .

/ . /�&�0- �&� ��&�� . � � × ��

/�&�0-+,&��- *��$�� !/,*" .

1$��- �&�� 2 0��& . ��× ��

��

.��."��= ��

E0 1→ P t( )dt0

T� Vdd isupply t( )dt

0

T� Vdd CLdVout

0

Vdd

� CL Vdd• 2= = = =

Eca p Pcap t( )dt0

T� Vouticap t( )dt

0

T� CLVoutdVout

0

Vdd�

12---C

LVdd• 2= = = =

vout

vin CL

R


Energia consumata inuna commutazione.



Microelettronica Digitale mar-13

2- Dispositivi 1

�� ! ��" 1

��

I Dispositivi

�� ! ��" 2

� Presentazione intuitiva dispositivi� Equazioni base dei dispositivi� Modelli per l’analisi manuale� Modelli per la simulazione SPICE� Analisi degli effetti secondari e deep-sub-

micron

��*�


Appunti di Giorgio FissoreDisponibili in centro stampa




2- Dispositivi 3

�� ! ��" 5

"��

�� ! ��" 6

��++�+��

x

pn0

np0

-W1 W20

p n(W

2)

n-regionp-region

Lp

diffusion

Tipicamente da evitare nei circuiti digitali





2- Dispositivi 5

�� ! ��" 9

"��2��+��

�� ! ��" 10

"��2�� //��





2- Dispositivi 7

�� ! ��" 13

��@�

��

�� ! ��" 14

,��@��7,��<��

D

S

G

D

S

G

G

S

D D

S

G

NMOS Accrescimento NMOS

PMOS

Svuotamento

Accrescimento

B

NMOS conContatto di substrato


Tipicamente gli n-mos hanno Ronminore e quindi pilotano meglio lacorrente.Per il resto i due mos sidifferenziano solo per la tensioneche li apre/chiude




2- Dispositivi 9

�� ! ��" 17

)//��A��9

-2.5 -2 -1.5 -1 -0.5 00.4

0.45

0.5

0.55

0.6

0.65

0.7

0.75

0.8

0.85

0.9

VBS

(V)

VT (V

)

�� ! ��" 18

.��+��,��7"��

3$��4&��(��

0 0.5 1 1.5 2 2.50

1

2

3

4

5

6x 10

-4

VDS (V)

I D(A

)

567. �� 5

567. �� 5

567. �� 5

567. �� 5

4&(�(��#& 7��$��

5,7 . 567 + 58


La Vth varia al variare dellatensione tra il substrato e ilsource.Ciò viene utilizzatoprincipalmente per avere:-o transistor con basse correnti(poco consumo)-o transistor veloci (consumi piùalti)con questi parametri modificabilidinamicamente.(non viene usato con lo scopo divariare dinamicamente la Vth)

L'effetto di 0.5 V didifferenza è piùmarcato man manoche si sale inquesto grafico.

V_soglia = quandosi ha unavariazioneapprezzabile dallozero (che cmq nonsi raggiunge maiper le correnti diperdita)




2- Dispositivi 11

�� ! ��" 21

.��+��,��7"��"��$��

�� ! ��" 22

��-��


Qui dipende da Vds

Qui dipende da Vgs (lievedipendenza da Vds dovutaagli effetti parassiti)

Noi ragioniamopensando che nonpossiamo interveniresulle caratteristichefisiche dei dispositivi,ma solo giocando conle tensioni

Se non possiamocontrollare laVbulk, dobbiamofare transistor piùcorti (fino a limitifisici) e larghi (finoa costi troppo alti)per aumentare Id

Transistor troppo piccoli però diventano lentiperchè possono erogare meno corrente (seW è piccolo, Ron è alta)




2- Dispositivi 13

�� ! ��" 25

��+��*��2

Ε (V/μm)Εc = 1.5

υ n(m

/s)

υsat = 105

Constant mobility (slope = μ)

Constant velocity

�� ! ��" 26

��+��*��2

� E’ una relazione approssimata e conservativa

� Per continuità

csat

c

c

n

EEpervv

EEper

EEE

v

≥=

≤+

=1

μ

nsatc vE μ2=





2- Dispositivi 15

�� ! ��" 29

( )dz

dzVVWC

dz

d

EI TGox

cD

φφμφ )(11 −−=��

��

�⋅+

e separando le variabili otteniamo l’equazione:

( ) φφμ dE

IVVWCdzIc

DTGoxD �

��

−−−= 1

( ) φφμ dE

IVVWCdzIDSV

cDTGox

L

D ��

��

−−−=

00

1

che possiamo integrare

�� ! ��" 30

( )[ ]c

DSDDSDSTGoxD E

VIVVVVWCLI −−−= 2/2μ

Otteniamo quindi:

( )[ ]

c

DS

DSDSTGox

D

LE

V

VVVVCL

W

I+

−−=

1

2/2μ

Da cui

Over il termine a numeratore rappresenta la corrente inassenza di saturazione di velocità





2- Dispositivi 17

�� ! ��" 33

( )( )

c

TGS

TGSDSat

LE

VVVV

V −+

−=1

Sviluppando i prodotti, isolando i termini con VDsat ed eliminando i termini comuni si ha:

( ) ( ) cTGcTGDSat LEVVLEVVV −=+−

Da cui

Per VGS – VT >> LEc si ha VDSat = LEc

�� ! ��" 34

"�/��

IDCanale lungo

Canale Corto

VDSVDSAT VGS - VT

VGS = VDD





2- Dispositivi 19

�� ! ��" 37

��/��Assunzioni� La velocita satura bruscamente a Ec

v = μnE per E < Ec

v =vsat per E > Ec

� VDSAT = LEc

� Ec =vsat/μn

�� ! ��" 38

�� /�� !�

� Per tensioni minori di VDSAT la corrente rimane quella del modello tradizionale

� Per tensioni maggiori rimane fissa al valore ottenuto sostituendo VDSAT nel modello in regione triodo





2- Dispositivi 21

�� ! ��" 41

,��@�

-2.5 -2 -1.5 -1 -0.5 0-1

-0.8

-0.6

-0.4

-0.2

0x 10

-4

VDS (V)

I D(A

)

8$��& �& #��<�� (�� &0��#&

567 . +��5

567 . +��5

567 . +��5

567 . +��5

�� ! ��" 42

��,��


Qualitativamente simili,ma quantitativamentediverse: la correntepilotabile è circa 1.5volte minore rispettoagli n-mos (una voltaera circa 3 voltepeggiore, ma ladisparità si staassottigliando)

Attenzione: nonabbassare la Vth peraumentare la Id oltreun certo limite,perchè sennò siaumentano anche lecorrenti di perdita!




2- Dispositivi 23

�� ! ��" 45

,��

�� ! ��" 46

"��.��+��*��

( ) ( ) DDDSat

V

V DSat

V

V DSatDDeq VI

KovedVVI

VKdV

VI

VV

R

DD

DD

DD

DDλλλ

211

2

1 22 −=+

=+

−= ��

Da cui integrando si ottiene:

( )�

�� +−= VV

DD

DD

V

V

eq KR λλ

1ln1 2

Ricordando che : ( ) ...32

1ln32

++−=+ xxxx

ed arrestandosi al termine del 3° ordine otteniamo un espressione approssimata





2- Dispositivi 25

�� ! ��" 49

"��2��@�

DS

G

B

CGDCGS

CSB CDBCGB

�� ! ��" 50

$��2��

tox

n+ n+

Cross section

L

Gate oxide

xd xd

L d

Polysilicon gate

Top view

Gate-bulkoverlap

Source

n+

Drain

n+W


Alcune capacità nonservono per la creazionedel transistor e possiamorimpicciolirle a piacere.La Cox (Cg) inveceinterviene direttamentenelle equazioni difunzionamento (grazie alei si forma il canale), ese la abbassiamoriduciamo anche la Idmax.

Resistenza eCapacità vengonoridotteminimizzando lalunghezza(useremo infattipraticamentesempre transistorcorti)

La larghezza vainvece bilanciata,perchè abbassarlaporta ad abbassarela Cg (positivo), maaumenta la Ron




2- Dispositivi 27

�� ! ��" 53

��"��2��

2 1.52 1 2 0.5 0

3

4

5

6

7

8

9

103 102 16

2

VGS (V)

VGS

Gat

e C

apac

itanc

e (F

)

0.5 1 1.5 22 2

I

�� ! ��" 54

"��2��//��

Bottom

Side wall

Side wallChannel

SourceND

Channel-stop implantNA�

Substrate NA

W

xj

L S


Esattamente come nel casodel canale, anche nel casodel source e del drain sicercherà di restringere il piùpossibile la lunghezza (siridurrà in maniera diversarispetto al canale poichè iparametri tecnologici sonodiversi).Anche qui, però lalarghezza andrà bilanciata




2- Dispositivi 29

�� ! ��" 57

"��"��2��/��

Derivando l’espressione si ottiene la capacità di piccolo segnale per una data V

( )( )21

02 NVqQ += φε

Per una giunzione one-sided

( ) ( ) ( )21

0

21

021

22

21

��

��

�+

=+== −

V

NqVNq

dV

dQC

φεφε

�� ! ��" 58

La capacità Cj0 per polarizzazione nulla è data da:

da cui

la capacità equivalente è definita come:

21

00 2 ��

�

��

�=

φε Nq

C j ( ) ( )21

021

2φε jCNq =





2- Dispositivi 31

�� ! ��" 61

,��@��<7��

� Variazioni di soglia� Conduzione sottosoglia� Resistenze Parassite

�� ! ��" 62

$��(�++��//��*�• Le dimensioni nominali cambiano durante il processo di

fabbricazione (sottodiffusione del drogante)

• Queste variazioni dipendono dalle modalità di realizzazione delle regioni di source e drain (diffusione, impiantazione, annealing)


Questo effetto si notasempre di più manmano che ledimensioni scalano.La lunghezza delcanale viene decisautilizzando il gatecome maschera, esparando le carichefisse che andranno adrogare S e D; alcunedi esse peròdiffondono cmq sotto ilgate, ed abbiamoquindi una lunghezzadi canale sempre unpo' inferiore a quantoatteso (lunghezza delgate).




2- Dispositivi 33

�� ! ��" 65

� Uno semplice (Yao) assume una forma trapezoidale della regione di carica spaziale

� Sa semplici considerazioni geometriche avremo quindi

� Da cui:

�� ! ��" 66

� L’effetto canale corto dipende dal rapporto tra L e la profondità di giunzione Xj

� Aumenta al diminuire di L e diminuisce all’aumentare di Cox

� Se abbiamo VDS > 0 in prossimità del drain l’ampiezza della regione di carica spaziale è maggiore e maggiore è l’effetto canale corto

� Si parla in tal caso di Drain Induced Barrier Lowering (DIBL) che può portare al limite all’unione delle due regioni di carica spaziale





2- Dispositivi 35

�� ! ��" 69

� Avremo in questo caso

� e quindi un aumento della tensione di soglia. Il coefficiente correttivo a tiene conto di:

� Oltre a influenzare la soglia questi fattori portano anche ad una riduzione ΔW della larghezza effettiva del canale

• Accrescimento dell’ossido a becco d’uccello

• Diffusione laterale del drogante di campo

�� ! ��" 70

��<��2��

M = 1.6 � 2





2- Dispositivi 37

�� ! ��" 73

A��8��D��+�� In una tecnologia CMOS digitale il breakdown statico delle

giunzioni è molto al di fuori delle condizioni operative� Esiste però lo SNAPBACK, un fenomeno di breakdown facilitato

dalla corrente di drain ed accelerato dell’effetto transistore

• Potenzialmente distruttivo

• Degradazione dei parametri

�� ! ��" 74

)��"��

� Con l’aumentare dei campi elettrici nella regione di drain aumenta anche l’energia cinetica degli elettroni

� Una certa frazione acquista energia sufficiente per superare la barriera di potenziale dell’ossido� Corrente di gate non nulla� Usato per EPROM

� Una certa frazione ha invece energia sufficiente per raggiungere stati trappola nell’ossido e dare luogo a distribuzioni di carica� Cambiamento di VT nel tempo� Campi elettrici localizzati -> Facilita il breakdown degli ossidi


(corrente di perdita significativa del gate)

(alzano Vt rallentando quindi il transistor)




2- Dispositivi 39

�� ! ��" 77

.��+�� E��( )DS

kT

qV

nkT

qV

D VeeIIDSGS

⋅+��

��

�−=

−λ110

�� 2�� 5

�� ! ��"

��<�� !�� Riduzione della tensione di soglia

(DIBL) causa:� aumento del consumo di potenza statica� Peggioramento delle caratteristiche

dinamiche� Al limite, il transistor non si spegne piu’� Idea: raddoppiare il gate

(per aumentare la capacita’ di gate)

78





2- Dispositivi 41

�� ! ��"

B�� 1�1),� Altezza >> spessore� Leff = Lgate + 2×Lext

� Weff = Tfin + 2×Hfin

81

Chenming Hu, et al. Dept. of EECS, UC-Berkeley,

IEDM, p251-254, 2002

�� ! ��"

"��(� 1�1),� N-FinFET e P-FinFET hanno

caratteristiche molto simili(30% di differenza)

� Non troppodiversi daMOSclassico….

82

Chenming Hu, et al. Dept. of EECS, UC-Berkeley,

IEDM, p251-254, 2002


BAD: questi transnon vanno quasimai in saturazione,ma lavorano inzona resistiva (Ronalta)GOOD: le correntidi Drain sono piùsimili, e ciò è ottimo(sono infatti usati)



Microelettronica Digitale 3 marzo 2015

3-Tecnologia di base 1

�� #��

��

Tecnologia di fabbricazione

�� #��

,��Il PROBLEMA : realizzare ed isolare sullo stesso substrato i dispositivi nMOS e PMOS richiesti

Tecnologie di tipo BULKp-Well (substrato n con “pozzi” di tipo p)n-Well (substrato p con “pozzi” di tipo n)Twin-Tub (“vasche” p ed n su substrato)

Tecnologie Silicon on InsulatorSubstrato Isolante


Appunti di Giorgio FissoreDisponibili in centro stampa





�� #��

�� "�@��D��<��!��

p-well n-well

p+

p-epi

SiO2

AlCu

poly

n+

SiO2

p+

gate-oxide

Tungsten

TiSi2

Processo CMOS a doppio Well isolato con Trincea

�� #��

"��

VDD VDD

Vin Vout

M1

M2

M3

M4

Vout2


Miglior meccanismo diisolamento

I fili di interconnessioneaumentano di livello (livelli piùbassi di tugsteno, più sopra rame)*rame va tenuto lontano dal silicioperchè finirebbe per drogarloinvolontariamente causandomalfunzionamenti (anche se allafine le interconnessioni di Cufiniscono sempre per degradare ilcircuito





�� #��

%�� /��&��@!Si-substrate

Si-substrate Si-substrate

(a) Silicio si base

(b) After oxidation and depositionof negative photoresist

(c) Stepper exposure

FotoresistSiO2

UV-lightPatternedoptical mask

Exposed resist

SiO2

Si-substrate

Si-substrate

Si-substrate

SiO2

SiO2

(d) After development and etching of resist,chemical or plasma etch of SiO2

(e) After etching

(f) Final result after removal of resist

Hardened resist

Hardened resist

Attacco chimicoo a plasma

�� #��

��"�@�Definizione aree attiveAttacco e riempimento trincee

Impiantazione regioni di campo

Deposit and patternpolysilicon layer

Implant source and drainregions and substrate contacts

Create contact and via windowsDeposit and pattern metal layers


COSTI NON RICORSIVI-70% = tempo diprogetto-le maschere (semprepiù piccole e sempre dipiù -xk più livelli-)ricoprono una partesempre più alta deirimanenti NRC -e questoè il motivo per cui i SWCAD per progettarecircuiti embedded sonotra i più costosi-

Può essere utile lasciare delleporte logiche inutilizzate; inquesta maniera, in caso di erroridi progettazione, può esserepossibile cambiare solo unamaschera delle interconnessioniper legarle nella manieradesiderata.





�� #��

�� "�@�

(g) Dopo la deposizione del polyed il suo attacco selettivo

poly(silicon)

(h) After n+ source/drain andp+source/drain implants. These

p+n+

steps also dope the polysilicon.

(i) After deposition of SiO2insulator and contact hole etch.

SiO2

�� #��

�� "�@�

(j) After deposition and patterning of first Al layer.

Al

(k) After deposition of SiO 2insulator, etching of via’s,deposition and patterning ofsecond layer of Al.

AlSiO2


Due deposizioni edue attacci(drogaggi p ed n)con ioni a caricheopposte.





�� #��

.��++�+�� 1�'1),

��

(a) SiN is deposited as a hard mask,SiO2 cap is used to relieve the stress.

(b) Si fin is patterned

(c) A thin sacrificial SiO2 is grown

(d) The sacrificial oxide is stripped completely to remove etch damage

(e) Gate oxide is grown

(f) Poly-Si gate is formed

10 nm gate length, 12 nm fin width

Chenming Hu, et al. Dept. of EECS, UC-Berkeley,IEDM, p251-254, 2002

�� #��

.��++�+�� 1�'1),

�Yang-Kyu Choi et al.,

Solid-State Electronics 46, p1595-1601, 2002


Il double gate èteoricamente piùfacile da realizzare,ma fare uno stratosotto il canaledrogato nellamaniera opposta èrisultatodifficile>>più facilealla fine avere trecanali che due





�� #��

��

�� #��

��+��

Latchup






�� #��

��7G��Body tie

Body tie

well

Bipolari parassiti• pnp laterale• npn verticale

Rs resistenza di substratoRw resistenza di wellSubstrati poco drogati� Alta resistività

�� #��

"��*��1° stato stabileEntrambi i transistori interdetti2° stato stabileSe le correnti in Rw o Rs sono tali da portare in conduzione i trasìnsistori e se vale

β1β2 > 1Oppure

α1+α2 >1Si innesca una reazione positiva che porta i transistori in saturazione


Quando a causa didisturbi EM (o particelleionizzanti in caso diapplicazioni spaziali),passa una piccolacorrente in queste dueresistenze. Se questacorrente riesce agenerare una tensione> Vbe, accende untransistorTanto più alta è la Ic diquel transistor, tantopiù l'altro si polarizzapositivamente (Ic passainfatti nella resistenza),aumentando così lasua corrente dicollettore. I duetransistor si rinforzanocosì a vicenda

Si cerca didimensionare leresistenze in basealle correntiparassite previste,in maniera da nonavere tensionisuperiori alla soglia(attenzione a nonpeggiorare altriparametri necessarial funzionamento)





�� #��

,��7 ��*��•Bootstrap Capacitivi•Riflessioni su linee interne•Disturbi sui piedini di uscita

�� #��

I transistori T1 e T2 sono quelli che formano l’anello di reazione positiva.

I transistori T3 e T4 sono quelli che entrano in conduzione in casp di sovra o sotto tensione innescando la reazione






�� #��

,��H�E .��+��++��Sono in grado di generare un grande numero di coppie lacuna - elettrone nella regione di carica spaziale drain substrato

Dal punto di vista circuitale è equivalente ad un generatore di corrente in parallelo alla giunzione

La corrente I0 che scorre in Rs ed Rw può innescare il lachup

�� #��

��D��7��• Differenza dei tempi di salita della tensione in parti differenti

del circuito: equivale a una sovratensione• Correnti di carica delle giunzioni well-substrato in transitori

di alimentazione veloci

Date le dimensioni delle aree di well il valore delle correnti che percorrono le resistenza può essere sufficientemente elevato da innescare il latchup.






�� #��

.��+��<�<��2��(��

� Riduzione del β� Riduzione del valore delle resistenza

Metodologie

• Tecnologiche• Circuitali

�� #��

.��+��βAumento della larghezza di base• Spaziatura transistori (laterale)• Aumento profondità di well (verticale)Entrambi riducono densità di integrazioneAlternativa: Trincee di ossido




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