Analogico e digitale - studenti.fisica.unifi.it

Lettura analogica di una tensione.

L'informazione analogica (tensione) viene riportata sul quadrante sotto forma di un angolo proporzionale al valore della tensione

Lettura digitale di una tensione.

L'informazione analogica iniziale (tensione) viene trasformata in un codice in cui N circuiti digitali elementari (bit) comandano lo stato acceso/spento di ciascun segmento del display.

Analogico e digitale

AnalogicoUn solo conduttore la cui tensione e' la grandezza fisica di interesse.

DigitaleN conduttori ciascuno dei quali puo' avere solo due valori possibili di tensione, indicati con 0 e 1. La combinazione di 0 e 1 rappresenta un numero binario, che contiene il valore della grandezza fisica di interesse.

Numeri binari

I

I

I

I = 0

I = 0

b4 = 1

b1 = 1

b0 = 1

b3 = 0

b2 = 0

Il numero decimale 19 scritto in codice binario

cifra

numerobinario

valoredella cifra

valoredecimale

b4 b3 b2 b1 b0

24 23 22 21 20

1 0 0 1 1

16 0 0 2 1+ + + + = 19

Il numero decimale 19 rappresentato mediante cinque circuiti elettrici binari.

Conversione binario ↔ decimale

Variabili logiche

I = 0

IInterruttore chiuso: nel circuito circola corrente.Valore logico: 1 (oppure vero, +, acceso, rosso ...)

Interruttore aperto: nel circuito non circola corrente.Valore logico: 0 (oppure falso, , spento, nero ...)

A

B

A e B sono due variabili logiche.A = 1B = 0

Un bit e' una variabile logica binaria che puo' assumere uno di due valori (stati):0 1

vero falsorosso nero

I due circuiti elettrici dello schema contengono ciascuno il valore di un bit.

Algebra di BooleOperazioni tra variabili logiche

Le tre operazioni logiche elementari tra variabili logiche sono:

AND OR NOT

C = A AND B La variabile C e' 1 se A e B sono entrambe 1; altrimenti e' 0.

C = NOT A La variabile C e' 1 se A e' 0; la variabile C e' 0 se A e' 1.

C = A OR B La variabile C e' 1 se A oppure B (o entrambi) sono 1; altrimenti e' 0.

Tavole di verita'

A B A AND B

0 0 00 1 01 0 01 1 1

A B A OR B

0 0 00 1 11 0 11 1 1

A NOT A

0 11 0

A ∧ B A ∨ B ~ A

Algebra di BooleOperazioni logiche mediante i circuiti elettrici

A BC C (lampadina accesa) = interruttore A chiuso e interruttore B chiuso

C = A ∧ B

A

B

C (lampadina accesa) = interruttore A chiuso o interruttore B chiuso

C = A ∨ B

C

A

~ A

A

CC (lampadina accesa) = interruttore A aperto

C = ~ A

AB

AB

A

Vin ( V )

Vout

( V )

Vin

RB

RC

Vout

V+ (5V )

0 V0 V

L H

IB

IC

Il transistor come interruttore

Parte di unita' di calcolo realizzata a componenti discreti

Anno Livello di integrazione Circuiti elementari per chip

1950 circuiti a componenti discreti

1960 SSI Small Scale Integration < 10

1966 MSI Medium Scale Integration 10 100

1969 LSI Large Scale Integration 102 103

1975 VLSI Very Large Scale Integration 103 106

1990 ULSI Ultra Large Scale Integration > 106

Circuiti integrati digitali

Unita' di calcolo di un computer PDP1123 contenente circuiti integrati ad alta e a bassa integrazione

MSIVLSISSI

TTLECL

SLSAS

FALS

CCD4000

HCHCT

ACACTFCT

AHCAHCTALVC

AVCAUCAUP

BCTABTLVT

ALVT

BiPolar

CMOS

BiCMOS

Famiglie logiche attualmente in uso

TransistorTransistor LogicEmitter coupled logicSchottky LogicLowPower Schottky LogicAdvanced Schottky LogicFast LogicAdvanced LowPower Schottky Logic

CMOS LogicCMOS LogicHighSpeed CMOS LogicHighSpeed CMOS LogicAdvanced CMOS LogicAdvanced CMOS LogicFast CMOS TechnologyAdvanced HighSpeed CMOSAdvanced HighSpeed CMOSAdvanced LowVoltage CMOS TechnologyAdvanced VeryLowVoltage CMOS LogicAdvanced UltraLowVoltage CMOS LogicAdvanced UltraLowPower CMOS Logic

BiCMOS TechnologyAdvanced BiCMOS TechnologyLowVoltage BiCMOS TechnologyAdvanced LowVoltage CMOS Technology

Circuiti integratidella famigla TTL 74xx

Il transistor come interruttoreCircuito NOT a transistor CMOS (ComplementaryMOS)

CA

A

0

+5 V

in out

transistor nmos

transistor pmos

s

s

d

d

g

g

b

b

CA

0

+5 V

C = ~ A

I due transistor mos funzionano in maniera complementare come due interruttori contrapposti: quando la tensione di ingresso e' 0 V il transistor nmos e' spento ed il pmos e' acceso e l'uscita C e' collegata alla tensione +5 V; viceversa con tensione di ingresso +5 V il transistor nmos e' acceso ed il pmos spento e l'uscita e' collegata alla massa (0 V).

Circuito NOT (inverter) a transistor CMOS

Il transistor mos spento (|VG| < |VT|) presenta tra drain e source una resistenza elevatissima.

Il transistor mos acceso (|VG| > |VT|)funziona nella regione lineare e si comporta come una resistenza ohmica di piccolo valore.

Circuito NOT a transistor CMOS

C = ~ AA

0

+5 V

in out

transistor nmos

transistor pmos

s

s

d

d

g

g

b

b

tensione di ingresso

A (V)

tensione di uscita

C (V)

0 logico 1 logico

VIL < 1.5 V VIH > 3.5 V

0 = Low 1 = High

VOL < 0.05 V

VOH > 4.95 V

VIL = massima tensione di ingresso con valore 0 (Low)VIH = minima tensione di ingresso con valore 1 (High)

VOH = minima tensione di uscita al valore 1 (High)VOL = massima tensione di uscita al valore 0 (Low)

Margine di rumore:

VIL – VOL = 1.45 VVIH – VOH = 1.45 V

Il margine di rumore misura l'ampiezza di un ipotetico disturbo in grado di far confondere un livello L con un H o viceversa.

A (V)

I (A)

Corrente attraverso i transistor durante la commutazione.

Porte logiche in tecnologia CMOS – Porta NAND

NAND (A,B) = NOT ( AND(A,B) )

C = ~ (A ∧ B)AB

A∧B

AB

C = ~ (A ∧ B)

Ogni operazione (AND, OR) effettuata con dispositivi attivi (transistor cmos, bjt ecc.) comporta sempre anche una inversione (NOT). Le operazioni base sono NAND, NOR e NOT.

A B ~ (A ∧ B)

0 0 10 1 11 0 11 1 0

A

B

0

5 V

C = ~ (A ∧ B)

nmos

nmos

pmos

s

s

d

d

g

g

s

d

g

s

dg

C = ~ (A ∨ B)AB

A∨B

C = ~ (A ∨ B)AB

A B ~ (A ∨ B)

0 0 10 1 01 0 01 1 0

A

B

5 V

Porte logiche in tecnologia CMOS – Porta NOR

0

NOR (A,B) = NOT ( OR (A,B) )

C = ~ (A ∨ B)

nmos

pmoss

s

d

d

g

g

s

d

g

s

d

g

pmos

Leggi di De Morgan

Le tre operazioni logiche elementari AND, OR e NOT non sono indipendenti:

~ ( A ∨ B ) = ~A ∧ ~B Leggi di De Morgan ~ ( A ∧ B ) = ~A ∨ ~B

=

=

A B A ∨ B ~ (A ∨ B) ~A ~B

0 0 0 1 1 10 1 1 0 1 01 0 1 0 0 11 1 1 0 0 0

~A ∧ ~B

A B A ∧ B ~ (A ∧ B) ~A ~B

0 0 0 1 1 10 1 0 1 1 01 0 0 1 0 11 1 1 0 0 0

~A ∨ ~B

I legge

II legge

Porta NAND in tecnologia TTL

Porta NAND in tecnologia TTL(Transistor Transistor Logic)

Circuito di ingresso equivalente in tecnologia DTL(Diode Transistor Logic)

AB

5 V

0

4 k 1.6 k 130

1 k

C = ~ (A ∧ B)

Livelli elettrici delle porte TTL

VIL = 0.8 V IIL = 1.6 mA (0.4)VIH = 2 V IIH < 40 A (20)

VOL < 0.4 V @ IOL = 16 mA (8)VOH > 2.4 V @ IOH = 800 A (400)

Margine di rumore: Low = 0.4 V High = 0.4 V

Fanout = 10

I valori tra parentesi si riferiscono alla serie LS.

Numeri binari

Numerazione ottale:

● si usano le cifre da 0 a 7● ogni cifra rappresenta 3 bit

Numerazione esadecimale:

● si usano le cifre da 0 a 9 e i caratteri da A ad F● ogni cifra rappresenta 4 bit

Numerazione ottale

0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1

Numerazione esadecimale

0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1

8 1 0 0 09 1 0 0 1A 1 0 1 0B 1 0 1 1C 1 1 0 0D 1 1 0 1E 1 1 1 0F 1 1 1 1

Esempio:

1 0 1 1 0 0 1 1 2 = 2 6 3 8 = B 3 16 = 179 10

Codice BCD

Si codifica un numero decimale utilizzando 4 bit per ogni cifra:

179 10 = 0 0 0 1 0 1 1 1 1 0 0 1

C o d i c i

Con 8 bit (28 = 256 combinazioni) si possono rappresentare:

● i numeri interi da 0 a 255● i numeri interi da 128 a 127● . . . . . . ● 256 simboli diversi

Il codice ASCII codifica in 8 bit caratteri dell'alfabeto e segni di interpunzione:

A = 0 1 0 0 0 0 0 1 = 1 0 1 8 = 41 16B = 0 1 0 0 0 0 1 0 = 1 0 2 8 = 42 16C = 0 1 0 0 0 0 3 1 = 1 0 3 8 = 43 16. . . . . . . . . . . . a = 0 1 1 0 0 0 0 1 = 1 4 1 8 = 61 16b = 0 1 1 0 0 0 1 0 = 1 4 2 8 = 62 16.{ = 0 1 1 1 1 0 1 1 = 1 7 3 8 = 7B 16..

C o d i c i

Con opportuni codici e' possibile rappresentare qualunque insieme (finito) di oggetti.

Alcuni esempi di colori codificati con il codice RGB a 24 bit(6 cifre esadecimali):

0 0 0 0 0 07 F 7 F 7 FF F 0 0 0 0A 0 2 0 F 00 0 0 0 F FA D D 8 E 60 0 F F 0 0F F F F 0 0 F F A 5 0 08 B 6 9 1 41 E 9 0 F F9 0 E E 9 0

Logica combinatoria

Una rete logica combinatoria fornisce alle proprie uscite valori logici che sono funzione esclusivamente dei valori delle variabili logiche di ingresso.

Circuito (semi) addizionatore (half adder)

Un addizionatore di due cifre binarie e' un esempio di logica combinatoria.

Ingressi: A, B (Rappresentano ciascuna una quantita' numerica 0/1)

Uscite: S, R (Contengono il valore numerico di A+B. S = somma; R = riporto)

A B R S

0 0 0 00 1 0 11 0 0 11 1 1 0

A

BR = A ∧ B

S = (A ∨ B ) ∧ ~ (A ∧ B)

½

Circuito addizionatore (full adder)

Un addizionatore completo per numeri binari di N cifre deve prevedere per ogni cifra anche il riporto dalla cifra precedente.

Un addizionatore completo puo' essere ottenuto combinando due semiadizionatori:

A B R1 S R

0 0 0 0 00 1 0 1 01 0 0 1 01 1 0 0 10 0 1 1 00 1 1 0 11 0 1 0 11 1 1 1 1

A

B

R

S

AB R

S=

A

B

R

S

½

A

B

R

S

½

An

Bn

Rn1 Sn

Rn A

B

R1 S

R

=

Semiaddizionatore (half adder)

Addizionatore completo ottenuto combinando due semiaddizionatori ed una porta OR

tavola di verita' dell'addizionatore completo (full adder)

B A R1

R S

B3 A3 B2 A2 B1 A1 B0 A0 0

S3 S2 S1 S0R3

B A R1

R S B A R1

R S B A R1

R S

A3 A2 A1 A0

B3 B2 B1 B0

S3 S2 S1 S0R3

+=

{ }{ }

}{

Addizionatore per due numeri binari di 4 bit.

b0 b1 b2 b3

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

b3 b2 b1 b0 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9

0 0 0 0 1 0 0 0 0 0 0 0 0 00 0 0 1 0 1 0 0 0 0 0 0 0 00 0 1 0 0 0 1 0 0 0 0 0 0 00 0 1 1 0 0 0 1 0 0 0 0 0 00 1 0 0 0 0 0 0 1 0 0 0 0 00 1 0 1 0 0 0 0 0 1 0 0 0 00 1 1 0 0 0 0 0 0 0 1 0 0 00 1 1 1 0 0 0 0 0 0 0 1 0 01 0 0 0 0 0 0 0 0 0 0 0 1 01 0 0 1 0 0 0 0 0 0 0 0 0 1

Convertitore da codice BCD a decimale

Gli ingressi b0 . . . b3 codificano una cifra decimale (0 . . . 9).L'uscita corrispondente (Q0 . . . Q9) diventa 1. Tutte le altre restano 0.

~b0 ∧ ~b1 ∧ ~b2 ∧ b3

Tempi di commutazione

La propagazione dei segnali tra ingressi e uscite di una rete combinatoria non e' istantanea, ma richiede un tempo finito.

tpHL tpLH

A,B

Q

Propagazione dei segnali tra ingressi (A,B) e uscita (Q) di una porta NAND.

AB

Q

t

V

Tempi di propagazione in una porta NAND realizzata con diverse tecnologie (nsec)

tpHL tpLH

typ max typ max

7400 (TTL) 7 15 11 2274LS00 (TTLLS) 3 10 3 1074F00 3.2 4.3 3.7 574ACT00 (CMOS) 4 7 5.5 9

A C = ~A A C = ~~A~A

Vout

Vin

Vout(Vin)

Vout = Vin

Logica sequenziale: flipflop

Anello con reazione negativa Anello con reazione positiva

Logica sequenzialeflipflop Una rete logica sequenziale fornisce alle proprie uscite valori logici che sono funzione

dei valori delle variabili logiche di ingresso e della storia precedente del circuito.

S

R

Q

Q'

circuito bistabileflipflop di tipo setreset

S R Q Q'

0 0 1 10 1 1 01 0 0 11 1 0 11 1 1 0

Quando gli ingressi S ed R sono entrambi ad 1 ci sono due stati stabili possibili per le uscite (circuito bistabile):

Q = 0 Q' = 1 Q = 1 Q' = 0. Lo stato in cui si trova effettivamente il circuito dipende dalla storia precedente: quale dei due ingressi S o R si e' trovato per ultimo nello stato 0. Il circuito e' dotato di memoria. Puo' ricordare 1 bit di informazione.

clocked setreset flipflop

S

R

Q

Q'

Quando l'ingresso C (clock) e' alto (1) i livelli degli ingressi S ed R vengono trasferiti al flipflop ed il circuito si comporta come un flipflop normale di tipo setreset.

Quando l'ingresso C e' basso, lo stato delle uscite rimane congelato al valore Q ‐ / Q'‐ presente prima della transizione 1 → 0 di C.

Se alla transizione 1 → 0 di C gli ingressi S ed R sono entrambi 1, lo stato 11 di Q e Q' decade in 1 0 o 0 1 in maniera imprevedibile (race condition).

Se il clock C diventa 1 con S ed R entrambi 0 lo stato delle uscite non viene modificato.

S R C Q Q'

0 0 1 0/11/0

0 1 1 0 11 0 1 1 01 1 1 1 1X X 0 Q - Q'-

~ ( S ∧ C )

C

~ ( R ∧ C )

Dtype flipflop latch

Q

Q'

C

DIl dato presente all'ingresso D viene trasferito all'uscita Q ( e Q' ) fino a che il clock C e' alto; quando il clock C diventa basso il valore delle uscite viene congelato ed ogni variazione su D non ha piu' alcun effetto.

~ ( D ∧ C )

~ ( ~D ∧ C )

C

D

Qt

10

dipende dalla storia precedente

Porta di ingresso aperta.L'ingresso D viene trasferito all'uscita Q.

Porta di ingresso chiusa.Il valore di D non ha alcun effetto su Q.

Il valore di Q alla chiusura della porta di ingresso rimane memorizzato.

MasterSlave Dtype flipflop

master slave

porta di ingresso al master

porta di ingresso allo slave

Q

Q'

D

C

QM

QM'

C10

La porta di ingresso al master e' aperta. Le uscite QM e QM' seguono il dato D.

La porta di ingresso al master e' chiusa. I valori di QM e QM' vengono trasferiti sullo slave.

D

C

Q

Q'

Simbolo del flipflop masterslave di tipo D

Shift register

D

C

Q D

C

Q D

C

Q D

C

Q D

C

Q

Q1 Q2 Q3 Q4 Qn

in

clock

in

clock

Q1

Q2

Q3

Q4

trasferimenti da ingressi D a uscite Q

MasterSlave JK flipflopmaster slave

Q

Q'

J

C

K

C10

Il dato Q e Q' entra nel master, controllato dagli ingressi J e K.

Il dato viene trasferito dal master allo slave e appare come nuova uscita su Q e Q'.

J K Q Q'

0 0 Q Q'0 1 0 11 0 1 01 1 Q' Q

Valori assunti dalle uscite Q e Q' dopo la transizione ↓ del clock C.

J

C

K

Q

Q'

Rappresentazione schematica del flipflop di tipo JK.

T type flipflop contatore

J

C

K

Q

Q'

J K Q Q'

0 0 Q Q'1 1 Q' Q

Il flipflop di tipo JK con gli ingressi J e K collegati insieme diventa un flipflop ti tipo T (toggle). Ad ogni transizione da 1 a 0 dell'ingresso C (clock) il valore delle uscite si inverte se T = 1, rimane invariato se T=0.

Valori assunti dalle uscite Q e Q' dopo la transizione ↓ del clock C.

T

C

Q

Q'

Q

clock (C)

L'uscita Q compie un ciclo completo ogni due cicli dell'ingresso C. Il circuito e' un divisore di frequenza per 2.

Contatore binario (asincrono)

J

clock

K

Q

Q'

J

C

K

Q

Q'

J

C

K

Q

Q'

J

C

K

Q

Q'

Collegando in cascata piu' divisori (flipflop di tipo T) si ottiene un contatore binario: la configurazione delle uscite Q rappresenta il numero di impulsi giunti al primo ingresso (clock).

QA QB QC QD

1

clock (C)

QA

QB

QC

QD

QA QB QC QD

0 0 0 01 0 0 00 1 0 01 1 0 00 0 1 01 0 1 00 1 1 01 1 1 00 0 0 1

C

1

1

1

1

1

1

1

ritardo

Tempi di propagazione – frequenza massima di conteggio

Nel contatore asincrono l'ingresso di ogni flipflop e' comandato dall'uscita del precedente.Il tempo di propagazione dei segnali dall'ingresso all'ultima uscita e' dato dalla somma dei tempi di propagazione attraverso ogni stadio.

Ad esempio, in un flipflop JK di tipo TTLLS, il tempo di propagazione e' circa 18 nsec.In una catena di 4 stadi tra il segnale all'ingresso clock e l'ultima uscita si ha un ritardo di 72 nsec e quindi una frequenza massima di conteggio minore di (72 nsec)1= 13.9 Mhz.

Si possono realizzare contatori sincroni in cui il segnale di ingresso (clock) e' applicato contemporaneamente ad ogni flipflop della catena:● ogni flipflop esegue o meno il conteggio sulla base dei segnali presenti sugli ingressi J,K generati dalle uscite degli stadi precedenti;● ogni flipflop “sa” in anticipo se dovra' cambiare stato al successivo segnale di clock e di conseguenza quando questo arriva tutti gli stadi commutano contemporaneamente.

Schema di principio di un contatore sincrono a quattro bit

Contatore sincrono

J

K

Q

Q'

C

clock

1

QA QB QC QD

QA QA ∧ QB QA ∧ QB ∧ QC

Ogni flipflop commuta al successivo passaggio del clock da 1 a 0 se il suo ingresso JK e' 1.Il tempo di propagazione dal segnale di clock ad ogni uscita e' quello di commutazione del singolo flipflop.

J

K

Q

Q'

C

J

K

Q

Q'

C

J

K

Q

Q'

C

Orologio digitale

Computer

Contatore sincrono a 4 bit 74xx163A

Contatore 74LS163A

SSI Small Scale Integration (~ 10)MSI Medium Scale Integration (~ 100)LSI Large Scale Integration (~ 1k)VLSI Very Large Scale Integration (~ 10k). . . . . . . .

Contatore 74LS163A

Contatore modulo N

Un contatore modulo N conta ciclicamente gli impulsi al suo ingresso (clock) da 0 a N1:

0 1 2 . . . N 2 N 1 0 1 . . .

e fornisce all'uscita un impulso ogni N impulsi di ingresso (divisore di frequenza per N).

+5 RC QA QB QC QD ET LD

CL Ck A B C D EP G74xx163A

1 8

16 9

schema base di un contatore modulo N

+5 +5

+5 +5

clock

CL

QA

QB

QC

QD

RC

LD

10

10

10

10

10

10

10

1100

12 (3)

1101

13 (2)

1110

14 (1)

1111

15 (0)

1100

12 (3)

1101

13 (2)

Quando le uscite Q sono tutte 1 diventa 1 anche l'uscita RC (riporto) mentre l'ingresso LD (load) diventa 0, predisponendo per il caricamento dei dati.

Al successivo fronte di salita del clock viene caricato il dato presente agli ingressi A B C D (1100) ed RC torna a zero.

logica positivalogica negativa

0 1

Visualizzazione dei dati


CL Ck A B C D EP G74xx163A

1 8

16 9

+5 conteggio1 2 4 8

segnale di clock

load

+5

Stato basso (< 0.4 V): led accesoStato alto (> 2.4 V): led spento

470

Circuito di pilotaggio di un diodo led

IL

Si possono utilizzare diodi led (light emitting diode) per visualizzare lo stato logico dei segnali del circuito.I diodi led (rossi) a base di semiconduttori composti (areniuro di gallio) hanno una tensione di polarizzazione diretta VD ≃ 1.5 V.Una porta della serie TTLLS puo' erogare (assorbire – sink) nello stato basso una corrente IL = 8 mA a VOL = 0.4 V.Con R = 470 si ha nel led una corrente:

ID = (5 – 1.5 0.4) V / 470 = 6.6 mA

Il led viene pilotato con logica negativa: acceso per indicare lo stato Low (0).Non e' possibile accendere un led con una porta TTL nello stato alto in quanto IOH = 800 A.


CL Ck A B C D EP G

1 8

16 9

1

2

3

4

5

6 10

9

8

+5 +10 F

+0

1 2 4 8

6 x 470

74xx163A

+ + + +

+

+ +

++

+

Contatore modulo N(1 ≤ N ≤ 16)

1 Gli ingressi enable EP ed ET non sono utilizzati e sono in posizione sempre attivi.

L'ingresso clear CL non e' utilizzato ed e' in posizione inattivo.

Il segnale di riporto RC viene combinato con il segnale clock per ridurre la durata del segnale load LD al solo mezzo ciclo low del clock.

La lunghezza del conteggio viene programmata mediante ponticelli. In logica negativa: ponticello inserito = 1; il valore impostato indica l'inizio del conteggio, decrescente fino a zero; i led (a logica negativa) riportano il conteggio in discesa.

La porta NAND all'ingresso serve solo a ridurre il fanin del circuito (circuito buffer).

2

3

4

5

RC

~clock

LD

~clock

2 1

1

3

clock

~clock

4

5

Caratteristiche elettriche del 74LS163A

Tempi di commutazione del 74LS163A


CL Ck A B C D EP G

74HC00

1 8

16 9

1

2

3

4

5

6 10

9

8

+5 +

~clock

10 F+0

1 2 4 8

Contatoreprogrammabile

modulo N(1 ≤ N ≤ 16) 6 x 470

74HC163A

74HC00

+ + + +

+

+ +

++

+

6 x470

Vista dal lato dei componenti

10 F

+

a

kdiodi led

ak

xyz

+

condensatore elettrolitico

Contatore programmabile modulo N (1 ≤ N ≤ 16)

● Collegare un generatore all'ingresso ~clock; regolare per una frequenza bassa (< 10 Hz) e verificare che la sequenza di conteggio sia corretta, per diversi valori di N.● Aumentare la frequenza di clock e misurare (con l'oscilloscopio) i ritardi tra l'ingresso Ck e le uscite Q ed RC ed il tempo di propagazione attraverso le porte NAND.●Aumentare ancora la frequenza e determinare (se possibile) la frequenza massima di conteggio.


CL Ck A B C D EP G

74HC00

1 8

16 9

1

2

3

4

5

6 10

9

8

+5 +

~clock

10 F+0

1 2 4 8

6 x 470

74HC163A

74HC00

+ + + +

+

+ +

++

+

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