Post on 10-Jan-2016
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CIRCUITO PER LA GENERAZIONE DI SEGNALI ELETTRICI IN UN APPARATO
DI MICROSCOPIA OTTICA SEQUENZIALE
.
UNIVERSITÀ DEGLI STUDI DI PAVIAFACOLTÀ DI INGEGNERIA
DIPARTIMENTO DI ELETTRONICA
RELATORE: Prof. ssa Carla Vacchi
CORRELATORE: Prof. ssa Alessandra Tomaselli
Presentazione di:
Mastantuono Daniele
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OBIETTIVO DEL PROGETTO:
Realizzazione di una scheda prototipo a basso costo per il controllo di un
sistema di scansione per un microscopio ottico
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INTRODUZIONE :Funzionamento all’ interno del sistema
SISTEMA DIELABORAZIONE
SISTEMA DIELABORAZIONE
SCHEDAPROTOTIPO
PDA 500
Galvo
Gal
vo SISTEMA OTTICO
4
FASI DI PROGETTO :
Simulazione delle soluzioni ipotizzate
Realizzazione circuitale del prototipo
Studio delle specifiche di progetto
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SPECIFICHE :Sistema a un ingresso e tre uscite
OUT: Segnali di controllo di galvomotori(due out) Trigger verso la PDA 500
IN : Segnale ECL(Emitter Coupled)dalla PDA 500
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SPECIFICHE :Ottimizzazioni
x
z
Onde triangolari con ampiezze compresa tra 0V e 1.4 V.
A
Frequenze variabili in rapporti fissi fc/asse x e asse x/asse y.
Tx,y
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SPECIFICHE :Nuove richieste
Regolazione automatica della tensione di offset.
Funzionamento continuo/subordinato all’ECL.
Selezione automatica della risoluzione per l’asse y.
Funzionamento in calibrazione/acquisizione
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ECL Trigger
Asse Y
Asse X
SOLUZIONI ADOTTATE:Schema a blocchi
PARTE DI CONTROLLO
PARTE DIGITALE
PARTE ANALOGICA
Canale X
Canale Y
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PARTE DIGITALE :Schema a blocchi
E’ suddivisa a sua volta in due parti distinte :
Oscillatore + contatore binario
:2CLOCK850Hz
CALIBRAZIONE
Asse X e controllo
Asse Y
Oscillatore + divisori di frequenza+ mux
ACQUISIZIONECLOCK
70Hz/4kHz 256
51210242048
DIVI SORI
MUX
X 3
RC
4lnRC
1f clock
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CANALE X
CANALE Y
PARTE ANALOGICA :Schema a blocchi Parte
digitale
Parte
digitale
BufferIntegratore invertente Switch
bidirezionali
Regolatore offset
Buffer
Buffer BufferSwitch
bidirezionaliIntegratore invertente
Regolatoreoffset
Parte di controllo
Asse X
Asse Y
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PARTE ANALOGICA :Integratore e regolatore
RIVELATORE DI VALOR
MEDIO
RIVELATORE DI VALOR
MEDIO
INTEGRATORE
AA
REGOLATORE RIVELATORE DI PICCO NEGATIVO
RIVELATORE DI PICCO NEGATIVO
RIVELATORE DI PICCO POSITIVO
RIVELATORE DI PICCO POSITIVO
COMPARATORECOMPARATORE
OFFSET
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PARTE DI CONTROLLO :Schema a blocchi
MUX
Vref
D Q
FF
CK
MONOSTABILE
LOGICA
COMBINATORIA
TriggerECL
parte analogica
parte digitale
GenerazioneTrigger
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PARTE DI CONTROLLO :Funzioni principali
Possibilità di funzionamento continuo o subordinato all’ECL.
Sincronismo interno tramite flip flop.
Interfaccia ECL /scheda prototipo,parte di controllo/parte analogica.
Sincronismo esterno tramite trigger per la PDA500.
Allungatore di periodo dell’ECL.
MUX
Vref
D Q
FF
CK
MONOSTABILE
LOGICA
COMBINATORIA
GenerazioneTrigger
TriggerECL
ECL SINCRONO
CANALE X
TRIGGER
1
2
3
1
2
3
MUX
Vref
D Q
FF
CK
MONOSTABILE
LOGICA
COMBINATORIA
GenerazioneTrigger
TriggerECL
1ms
ECL
ECL
Temporizzato
MONOSTABILE1
3
2
12
3 ECL /scheda prototipo:
INTERFACCIA :comparatore in serie ad un diodo
SEGNALE :0 V /–1.6 V 0 V /5 V parte di controllo / parte analogica :
INTERFACCIA : due comparatori
SEGNALE : 0 V / 5 V -5 V / 5 V
ECL SINCRONO
OUT SUBORDINATA
OUT CONTINUA
MUX
Vref
D Q
FF
CK
MONOSTABILE
LOGICA
COMBINATORIA
GenerazioneTrigger
TriggerECL
1
3
2
1
MUX
Vref
D Q
FF
CK
MONOSTABILE
LOGICA
COMBINATORIA
GenerazioneTrigger
TriggerECL
ECL
CANALE Y
ECL SINCRONO
1
3
2
1
2
33
14
REALIZZAZIONE:Layout
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RISULTATI:Ricostruzione delle immagini
Scansione veloce
Scansione
lenta
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In fluorescenza
In riflessione con zoom massimo
In riflessione con zoom minimo
Sferette di 2.5 μm di diametro :
RISULTATI :Immagini