Guasti dei circuiti VLSI
Alcune cause di guastoElettromigrazione
Self-Heating
Portatori caldi
Rottura degli ossidi
Latch-up
Total Ionizing Dose
Single Event Effects
Elettromigrazione
Il flusso di elettroni genera lo spostamento degli atomi di metallo che compongono le interconnessioni
L'elettromigrazione causa dei guasti di tipo “open circuits”
Dipende dalla densità di corrente J
La dipendenza dalla temperatura è esponenziale
Test di elettromigrazione(1/3)
Test di elettromigrazione(2/3)
Test di elettromigrazione(3/3)
Self Heating Il flusso di corrente attraverso le interconnessioni
genera caloreL'ossido che circonda le interconnessioni è un
isolante termico, quindi il calore tende a rimanere confinato nel metallo
l'aumento della temperatura fa aumentare la resistenza
al massimo: J < 15 mA / m2
Portatori caldiI campi elettrici nel canale possono fornire ai
portatori molta energiaquesti portatori “caldi” possono “saltare”
nell'ossido di gate e rimanere intrappolatil' accumulo di cariche nell'ossido modifica la
tensione di soglia Vt dei transistor
le modifiche di Vt possono impedire ai transistor di funzionare correttamente
Una scelta opportuna di VDD permette di limitare tale fenomeno
Portatori caldi
fenomeno di riscaldamento dei portatori fino a raggiungere I' energia necessaria per essere iniettati nell'ossido di gate.
Portatori caldi
Degradazione delle caratteristiche di trasferimento dei transistori MOS per effetto dell'iniezione di elettroni caldi nell'ossido di gate
Rottura degli ossidiLa contrazione delle dimensioni dei dispositivo
comporta un incremento dei campi elettrici
Per quanto riguarda gli strati di ossido, ciò aumenta lo stress cui sono sono sottoposti e di conseguenza il pericolo di rottura.
Questa situazione è aggravata dalla contrazione dello spessore degli ossidi
Per caratterizzare la qualità degli ossidi, si è soliti ricorrere a degli istogrammi che rappresentano probabilità di rottura in funzione del campo elettrico applicato.
Rottura degli ossidi
Rottura degli isolanti usati nei microcircuiti MOS in funzione della tensione
Rottura degli ossidiLa rottura non dipende solamente dal campo
elettrico applicato ma anche dalla corrente
non esiste una soglia di campo al di sotto della quale l'ossido non si rompe;
essa è sempre un fenomeno d'affaticamento che richiede un certo “tempo” (BR) che, per quanto detto al punto a, dipende sia dal campo elettrico che dalla corrente.
una miglior caratterizzazione degli ossidi nei confronti della rottura può essere effettuata misurando la quantità di carica che scorre attraverso di essi
Latch UpProvoca un corto circuito tra alimentazione e
massa
Può distruggere il circuito oprovocare un malfunzionamento generale.
Viene controllato sia con accorgimenti in ase di processo, sia a livello circuitale
È causato dai componenti parassiti presenti per tutti i processi CMOS
Latch Up
Schema dei parassiti per un inverter CMOS
Circuito Equivalente
Passi del Latch Up
1. La corrente nel substrato fa aumentare Vsub
2. Se Vsub > 0.7 V. si accende il transistor npn
3. Scorre corrente in Rw
4. Se Vbe < -0.7 V si accende il transistor pnp
5. I terminali vanno ad una tensione di 4 V ed il flusso di corrente tende a bruciare il circuito.
Total Ionizing Dose
Le particelle ionizzanti provocano:
Intrappolamentodi cariche in strati di SiO2,
aumento della densità di stati superficiali all’interfaccia Si –SiO2
Effetti
Threshold voltage shift,
parasitic leakage currents,
mobility degradation
Total Ionizing Dose
1.E-11
1.E-10
1.E-09
1.E-08
1.E-07
1.E-06
1.E-05
1.E-04
0 0.2 0.4 0.6 0.8 1 1.2 1.4
0k
100k
500k
No
rm.
dra
in c
urr
ent
[A/
m]
gate-to-source bias [V]
VG = 1.32V20 rad/s
Polysilicongate
N+ drain
N+ Source
LeakageLeakage
Polysilicon gate
N+ drain
N+ Source
LeakageLeakage
Polysilicongate
N+ drain
N+ Source
LeakageLeakage
Polysilicon gate
N+ drain
N+ Source
LeakageLeakage
130 nm bulk CMOS
Effetto della TID
Total Ionizing Dose
Cariche nell’ossidoLe lacune intrappolate nell’ossido danno origine
a variazione negativa ΔVOT della tensione di soglia
Dove
q = carica elettrone
COX = capacità dell’ossido per unità di area dell’ossido
ΔNOT = densità di lacune intrappolate nell’ossido
Interface traps Detta la ΔQIT carica intrappolata all’interfaccia si
ha:
Variazione di VT
• Nei PMOS i due contributi si sommano
Negli NMOS Bassa dose: diminuzionedi
VT(domina il contributo della carica positiva intrappolata nell’ossido)
Dose elevata: aumentodi VT (domina il contributo delle cariche negative intrappolate all’interfaccia)
Single Event EffectsL’interazione tra I dispositivi CMOS e le radiazioni
possono innescare una serie di eventi singoli. I più noti sono:
Single Event Upset (SEU)
Multiple Bit Upset (MBU)
Single Event Transient (SET)
Single Event Latch-Up (SEL)
Single-event burnout (SEB)
Single Event EffectsInterazione tra particella e dispositivo:
Single Event UpsetAvviene in un elemento di memoria:
Multiple-bit upset
Coinvolge più elementi di memoria
Aumenta con la diminuzione delle dimensioni dei dispositivi from Seifert, et al., Intel. IRPS, 2006.
Nucleon-Induced MBU
Maiz et al.
Tosaka et al.Kawakami et al.
Hubert et al.
Single Event Transient
Con la diminuzione delle dimensioni geometriche, e quindi della quantità di carica critica assumono importanza anche gli spike causati dalle radiazioni nella logica combinatoria
Single Event Transient
Il fenomeno è limitato da tre fattori:
Timing Masking Factor: lo spike deve essere campionato da un FF
Logic Masking Factor: il valore di spike non deve essere mascherato dalle operazioni logiche successive
Electrical Masking Factor: dipende dal filtraggio elettrico delle porte a valle
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