Lez 05-06-07-Inverter CMOS.ppt [modalità compatibilità]

1G.V. Persiano – Elettronica Digitale

Invertitore CMOS

• Nucleo di circuiti più complessi (NAND, NOR, ecc.)

• Circuito elementare con un PMOS ed un NMOS

• Analisi della porta logica in termini di:– Costi (complessità ed occupazione area)

– Integrità e robustezza (comportamento statico)

– Prestazioni (comportamento dinamico)

– Rendimento energetico (consumo di potenza ed energia)


Circuito, struttura e layout di un inverter CMOS

V in Vout

CL

VDD

Schema circuitale Layout di una cella CMOS

OutIn

VDD

PMOS

NMOSPolysilicon

In Out

VDD

GND

PMOS 2

Metal 1

NMOS

Contacts

N Well


Layout di due celle contigue CMOS

VDD

Collegamento in metal

Stessa VDD per le 2 celle

Stessa massa per le 2 celle


Analisi statica del 1°ordine

Modello dei MOS come interruttori

Caso ingresso alto

=R

,

Caso ingresso bassoVDD

Rn

Vin=VDD

VOUT

Vin=0

VDD

Rp

VOUT

Proprietà principali• VOL=0, VOH=VDD

• Logica non a rapporto (ratioless)

• Uscita connessa a VDD (massa) tramite Rp (Rn) k

• Resistenza di uscita (k) bassa insensibilità al rumore

• Resistenza di ingresso alta (M)

• Nessuna I statica tra VDD e massa potenza statica nulla


Analisi dinamica del 1°ordine

Commutazione basso-alto

Vin=0

VDD

Rp

VOUT

CL

Commutazione alto-basso

Vin=VDD

VOUT

RnCL

VDD

LpPLH CR. t 690

LnPHL CR. t 690

Porta logica veloce se sono basse Rn=Rp e/o CL


Costruzione della caratteristica di trasferimento

Trasformazione curve I-V PMOS in piano I-V NMOS (VDD=2.5 V, |Vt |=0.5V)

VDSp

IDp

VGSp=-2.5

VGSp=-1VDSp

IDnVin=0

Vin=1.5

Vout

IDnVin=0

Vin=1.5

Vin = VDD+VGSpIDn = - IDp

Vout = VDD+VDSp

Vout

IDn

Vin = VDD+VGSpIDn = - IDp

Vout = VDD+VDSp


IDn

Vout

Vin = 2.5

Vin = 2

Vin = 1.5

Vin = 0

Vin = 0.5

Vin = 1

NMOS

Vin = 0

Vin = 0.5

Vin = 1Vin = 1.5

Vin = 2

Vin = 2.5

Vin = 1Vin = 1.5

PMOS

Trasformazione curve I-V PMOS in piano I-V NMOS (VDD=2.5 V, |Vt |=0.5V)


Caratteristica di trasferimento (VTC) di un CMOS

Vout

Vin0.5 1 1.5 2 2.5

0.5

11.

52

2.5

NMOS resPMOS off

NMOS satPMOS sat

NMOS offPMOS res

NMOS satPMOS res

NMOS resPMOS sat

VM


Soglia logica VM di un invertitore CMOS

– Punto in cui Vin=Vout

– In questo punto, VDS=VGS NMOS e PMOS in saturazione– Canale corto Intenso campo elettrico velocità saturata a vSAT

– Trascurabile la modulazione di conducibilità λ=0– Uguaglianza delle correnti NMOS e PMOS


Soglia logica VM di un invertitore CMOS

100

101

0.8

0.9

1

1.1

1.2

1.3

1.4

1.5

1.6

1.7

1.8M

V(V

)

W p/W

n

Simulazione con VDD=2.5 V


Determinazione margini di rumore

Calcolo approssimato di VIH e VIL (ipotesi di VTC lineare a tratti)

VOH

VOL

Vin

Vout

VM

VIL VIH

g = guadagno di tensione (pendenza del segmento centrale)

Che valore ha il guadagno g?

1, in

outILIH dV

dVVV


0 0.5 1 1.5 2 2.5-18

-16

-14

-12

-10

-8

-6

-4

-2

0

Vin (V)

gain

Calcolo preciso di VIH e VIL (VDD=2.5 V, |Vt |=0.5V)

ponendo e ,Facendo Minin

out VVdVdV

0 0.5 1 1.5 2 2.50

0.5

1

1.5

2

2.5

Vin

(V)

Vou

t(V)

1, in

outILIH dV

dVVV


0 0.05 0.1 0.15 0.20

0.05

0.1

0.15

0.2

Vin (V)

Vou

t (V)

0 0.5 1 1.5 2 2.50

0.5

1

1.5

2

2.5

Vin (V)

Vou

t(V)

g=-1

Dipendenza di VTC dalla VDD

VTC per medie-alte VDD VTC per basse VDD


Dipendenza di VTC dalla tecnologia

VTC per diversi MOS

0 0.5 1 1.5 2 2.50

0.5

1

1.5

2

2.5

Vin (V)

V out(V

)

Good PMOSBad NMOS

Good NMOSBad PMOS

Nominal


Tempo di propagazione di un invertitore CMOS (I)

Calcolo ideale con carica e scarica CL a corrente costante

VDD

Vout

CLIav

av

OLOHL

p I

VVCt

HL

2

22

21

21

DDnTDDnav

DDOLOH

VkVVkI

VVV

se e Poiché

Vin=VDD

saturazione

DDn

Lp Vk

CtHL


Risposta al transitorio

Calcolo approssimato con modello RC del MOSFET

Vin=VDD

VDD

Vout

Ron

CL

t

Vout

VDD

0.69 R onCL

1

0.5

ln(0.5)

LonPHL CR. t 690


Polysilicon

InOut

Metal1

VDD

GND

PMOS

NMOS

0.25 m = 2

Layout di 2 invertitori CMOS a 0.25 m

3 /2

9 /2


Risposta al transitorio (simulazione SPICE)

0 0.5 1 1.5 2 2.5

x 10-10

-0.5

0

0.5

1

1.5

2

2.5

3

t (sec)

Vou

t(V)

tp = 0.69 CL (Reqn+Reqp)/2

?

tpHL tpLH

Capacità parassita Gate-Drain


Ritardo in funzione di VDD

Valore di tp normalizzato al valore VDD=2.5 V

0.8 1 1.2 1.4 1.6 1.8 2 2.2 2.41

1.5

2

2.5

3

3.5

4

4.5

5

5.5

VDD

(V)

t p(nor

mal

ized

)


Tecniche di progettazione per ridurre tp

• Ridurre CL– Capacità intrinseche alla porta Cint

– Capacità delle interconnessioni CW

– Capacità esterne delle porte connesse in uscita (fan-out) Cgout

• Aumentare il fattore di forma W/L dei MOS– Soluzione fattibile solo se Cint <<Cgout

+ CW = Cext

– Se Cint dominante, beneficio è nullo (autocaricamento)

• Aumentare VDD (?)– Non consigliabile per non aumentare consumo di potenza– Possibili problemi di affidabilità (rottura ossido,ecc.)


Ritardi in funzione del rapporto tra PMOS e NMOS

1 1.5 2 2.5 3 3.5 4 4.5 53

3.5

4

4.5

5x 10

-11

t p(sec

)

tpLH tpHL

tp = Wp/Wn

eq = 2.4min = 1.9

Simulazione basso-alto e alto-basso per VDD=2.5 V


Ritardo in funzione dello scalamento S dei MOS

2 4 6 8 10 12 142

2.2

2.4

2.6

2.8

3

3.2

3.4

3.6

3.8x 10

-11

S

t p(sec

)

Cext fissato

Autocaricamento:Cint dominante

S= Fattore di aumento in scala di NMOS e PMOS


Impatto di tr e tf sul tempo di propagazione

t pH

L(ns

ec)

0.35

0.3

0.25

0.2

0.15

trise (nsec)10.80.60.40.20


Dimensionamento di una catena di invertitori

Un esempio pratico: minimizzazione tempo di ritardo

Per CL assegnato:- Quanti stadi servono per minimizzare il ritardo tp?- Come dimensionare i singoli inverter?

Occorre introdurre alcune considerazioni preliminari

CL

In Out

1 2 N


Riconsideriamo il ritardo dell’invertitore (con Reqn=Reqp=Req)

int

extP

int

extinteqextinteqLeqP C

CtCCCR.CCR.CR.t 11690690690 0

dove tp0 è il ritardo intrinseco, dovuto alle sole capacità interne del CMOS.

Definito Cint=Cgin,e nell’ipotesi che Cext =Cgout+ CW ≈ Cgout

, si ottiene

γft

γCC

tt Pg

gPP

in

out 11 00

con f = Cgout /Cgin

definito come fan-out effettivo.Applicando la formula al j-esimo elemento della catena di invertitori, si ha

γf

tγC

Ctt j

Pg

gPP

j

j

j11 0

,

,0,

1


Il tempo di propagazione dell’intera catena è dato da:

Fissato Cg,1al valore minimo, l’equazione ha le N-1 incognite Cg,2

,.., Cg,N Minimizzazione del ritardo N -1 derivate parziali poste uguali a 0

Segue che:- ogni stadio ha lo stesso fan-out effettivo- ogni stadio ha lo stesso ritardo

LgN

jg

gP

N

j PP CCγC

Cttt

N

j

j

j

1

1

,1,

,01 , 1 con

)geometrica (media n)2,...,(j 11

1

1

,,,,

,

,

,

jjj

j

j

j

j

gggg

g

g

g CCCC

C

C

C


Definito pari ad F (fan-out effettivo globale), il rapporto tra CL e Cg,1, si ha:

1,/ gLN CCFf

N Ff

/10N

pp FNtt (ritardo minimo della catena)

da cui

(fan-out effettivo di ogni stadio)

e


Esempio con N=3 e F=8

CL= 8 Cg,1

In Out

Cg,1 1 f f 2

283 f

CL/Cg,1 deve essere uniformemente distribuita tra N =3 stadi


Ottimizzazione numero di stadi

Per fissate CL e Cg,1 , trova il valore ottimo di f e di N

fFNCfCFC g

NgL ln

ln1,1, con

fffFt

FNtt pNpp lnln

ln1/ 0/1

0

0

ln1lnln2

0

fffFt

ft pp

ff 1exp

Nel caso in cui = 0 (capacita interne nulle) f = e N = lnF


Valore ottimo fan-out effettivo

Valore di f per un dato processo definito da

ff 1exp

fopt = 3.6 per =1


Dipendenza del ritardo da fan-out effettivo

Valore normalizzato per =1


Consumo di potenza/energia nell’invertitore CMOS

• Dissipazione di potenza dinamica Pdin

– Carica e scarica capacità di carico CL

• Dissipazione per correnti di corto circuito Pcc

– Cammino diretto tra VDD e massa durante il transitorio

• Dissipazione per correnti di perdita Pstat

– Diodi e transistori parassiti intrinseci alla struttura– Correnti sottosoglia dei MOS


Dissipazione di potenza dinamica Pdin

Durante transitorio Vin=1→0, Vout=0→1 (carica di CL):- VDD fornisce al circuito energia che viene immagazzinata su CL e dissipata da PMOS

Durante transitorio Vin=0→1, Vout=1→0 (scarica di CL):- l’energia immagazzinata da CL è ceduta al circuito e dissipata da NMOS

Vin Vout

CL

VDD


2

00 0 )( DDL

V

OUTDDLOUT

LDDDDVV VCdvVCdtdt

dvCVdtVtiE DD

DDDD

Durante il transitorio di carica, l’energia erogata da VDD è data ha:

mentre l’energia immagazzinata da CL, è data da:

2 )(

2

00 0DDLV

OUTOUTLOUTOUT

LOUTVCVCdvvCdtv

dtdvCdtvtiE DD

DD

Notiamo che:

– Il risultato è indipendente dalle dimensioni dei MOS !– Occorre ridurre CL, VDD e f per diminuire la potenza dissipata


Fattore di attività (switching activity)

Consideriamo la commutazione dell’inverter CMOS per N cicli del clock fck

Poiché il circuito in esame non commuta ad ogni colpo di clock, abbiamo:

)(2 NnVCE DDLN

dove:EN = energia consumata dal circuito in N cicli di clockn (N)= numero effettivo di transizioni 0→1 negli N cicli del clock

2)(limlim DDLckNckN

Ndin VCfNNnf

NEP

ne) transiziodi tà(probabili )(lim se 10 NNn

N 210 DDLckdin VCfP

attività) di fattore( 1010

2

fVCfP DDLdin


Dimensionamento MOS per perdite minime

Esempio:circuito a doppio stadio

L’obiettivo è minimizzare l’energia del circuito a doppio stadio con:

- Parametri progetto f e VDD (1°stadio a dimensione minima f=1)- tp tpref che si ha nel circuito con f=1 e VDD =Vref =2.5V

1Cg1

In

fCext

Out

TEDD

DDp

pp

VVVt

fFftt

0

0 11

VTE=VT +VDSAT/2


L’energia per singola transizione della capacità totale è data da :

Nell’ipotesi di =1, la condizione tp tpref comporta che

13

2

3

2

0

0

F

fFf

VVVV

VV

FfFf

tt

tt

TEDD

TEref

ref

DD

refp

p

pref

p

FFf

VV

EE

FfCVE

ref

DD

ref

gDD

422

112

12


Alimentazione VDD in funzione di f Energia normalizzata E/Eref in funzione di f

1 2 3 4 5 6 70

0.5

1

1.5

2

2.5

3

3.5

4

f

vdd

(V)

1 2 3 4 5 6 70

0.5

1

1.5

fno

rmal

ized

ene

rgy

F=1

2

5

10

20

F=1

2

5

10

20


Dissipazione per correnti di corto circuito PCC

- Percorso conduttivo tra VDD e massa durante commutazione

I CC

(mA

)


Effetti della capacità CL su ICC


Corrente ICC nel tempo a diverse CL Potenza totale PTOT in funzione di CL


Criteri per minimizzare ICC

• Scelta del tempo di salita in ingresso tsin uguale a quello in uscita tsout PCC< 10% PTOT

• Se si sceglie VDD<Vtn+|Vtp| PCC =0

0 1 2 3 4 50

1

2

3

4

5

6

7

8

tsin/tsout

P norm

VDD =1.5

VDD =2.5

VDD =3.3


Dissipazione per correnti di perdita Pstat

- Componente dominante dovuta alle correnti sottosoglia


Perdite del diodo polarizzato inversamente drain-body

Np+ p+

R ev ers e Le ak ag e C u r ren t

+

-Vd d

G AT E

ID L = JS A

• JS è pari a 10-100 pA/m2 a T=25 °C ( processo CMOS a 0.25m)

• JS raddoppia il proprio valore per ogni aumento di 9° C


Perdite per correnti sottosoglia del MOS

• Controllo delle perdite per leakage critico per bassi valori di VT

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