Architettura degli Elaboratori 8 - Memorie, CPU e Busdallago/AE0607/08_MEMORIECPUBUS.pdf · Data in...

35

Transcript of Architettura degli Elaboratori 8 - Memorie, CPU e Busdallago/AE0607/08_MEMORIECPUBUS.pdf · Data in...

� �������� ��� � �� ��� ����� ��� � ������� � ��� � ���

��� �� � ����

!"#$% !&'(%) * ! +, !'(-' *' ../0(1)$&#- !) ('2(!3' $4 !%5 *'6 .! +%7* ! * ! 8) .)6(#

9 ::� 9;;�<=> ?;� @AABC@AAD

��������

�=>� �?=

���

���

��=> ? < ? ���

��=> ? < ? ���

�� �������

I � �= :��� ?� >�>=:�� < ? �����= <= ��= >=>� �?= �I

� ���� ?�>� � ?� ����� := ��� �?>� ���= <= � ;� ��� >� � ����� ?�>� �; � ?� ?�� ;�> =�= :�= � =; ?�; = �= ��� ?�= � � ���� ������ ����� �� ��� �� �

I � �� � � �� � �!!� �" # � �$ ���� �% &�' �& ( )*+ �' *$ �*!' �*!� �*'#� &&� � '��� ,I - � �� ;; ? < ? >=>� �?� ; = ��� ?�>� ?:;� :� ���� � ?:� �� �� :�

=��= :� ?� �>=:�= < ? � �= � ? ?. /�� �0� /� ���1� = 2�2�/����3� /� �� �I 4)!! � 5' *' ��$ &�++$! � ! �$ �!� ' ��' �! )*� ��! � 5�6 )�*+ �$ &� ,I 7 &� )&�! � #)� 8$**' 9�5'% *' # � �*% ��55 � �� � % &� �*# ���++ � : ' &! ���8� �� � � #$! � ,

I�= � ��= ��� ?; = �� ?�?����= �� :� �= ��= ; = ;� :��; ?�>� � ?� � 9�� ��= = �; �?� � ��� �� ?�= ��= �= � < ?� �� ?� ?� := �: � �0<�0 �� ��� �� /� 0��� � .

(b)(a)

Data in

Data out

Control

(d)(c)

�� ��� �� � ���� � �

D

14

Q

CK

CLR

PR

VCC

Q

D Q

CK

CLR

PRQ

13 12 11 10 9 8

1 2 3 4

(a)

5 6 7

GND

20

VCC

19 18 17 16 15 14 13 12 11

1 2 3 4 5 6 7 8 9 10

GND

(b)

Q D

CKCLR

D Q

CKCLR

Q D

CKCLR

D Q

CKCLR

Q D

CKCLR

Q D

CKCLR

Q D

CKCLR

Q D

CKCLR

������� �× �

Data in

Write gate

I0

I1

I2

QD

CK

Word 0

Word 1

Word 2

Word 3

O1

O2

O3

CS

RD

OE

Word 0 select line

Word 1 select line

Word 2 select line

CS • RD

A0

A1

Output enable = CS • RD • OE

QD

CK

QD

CK

QD

CK

QD

CK

QD

CK

QD

CK

QD

CK

QD

CK

QD

CK

QD

CK

QD

CK

���� � �������

I�� �� ������� <= ��� >=>� �?� ; = ��� ?�>� �= :� <=�; �?�����; ?�?�� ���2<���2�3�� <= � :�>= �� < ? ��� �= = <= ��� < ?>=:� ?� :=<= ��= ��� �= �

I � � �'! �� 99� �$55$ �� $# )*$ � '��$ � × � ' ��)�� $# )*$ � '��$ � × � ,I

�� �=��= < ? ��� �= �� �= � :; = ?: �=��� ;� :�=��� �I �$ # � � *5 �' *� #� � �8�� # � � '��$ # �5 �' *�9�&� 5 )& � ��$!'$) �*!$ �' * )* $*#$ �*!' �5 �' *�*+ �$ &� ��5 ��!!' $ & !� �' ,

I�� ?��� :� >� �� ?�� ?> ? >�< ? < ?�= �� ? = � � ���:?����= �:� >=>� �?� �� :�:� ;� : ? � �� ? �=� ? = ? � �� ? < ?�=�� ?�

I �= ?� :�>= �� < ? ?:� �=�� ? = � � �? ?:< ?�?�� ? < ?�= :�� � �� � � ��:<= � ? �; �� ?�?����= �:� �; =>� � 2��/��� ?: ;� ? �� :? ��� �� ��:?��;�>=:�= ����; ?��� �< �:� ;� ?� < ? ?:< ?�?�� ? �:� ?; � �<�: � ?:�� �� ?:< ?�?��� �

I �* 6)�5!' '#' : �� �� : *���55$ ��' �� !� �' �� � &�%%� �� �'5� ���� �� )*$ �$�' &$ � ' ��' ��� �' )*��$ �� $ & �8�� #)� 5�6)�*+�9�*$ ��� $ *+ ��8� )*$ ,

���� � ������� � ���� � �

D0

A0A1A2A3A4A5A6A7A8A9

A10A11A12A13A14A15A16A17A18

D1

D2

D3

D4

D5

D6

D7

WE

(a)

512K 3 8 Memory

chip

(4 Mbit)

CS OE

A0A1A2A3A4A5A6A7A8A9

A10

RAS

CAS

D

WE

(b)

4096K 3 1 Memory

chip

(4 Mbit)

CS OE

���� � ������� �� ��� ��� � ����� �� ��

I�= >=>� �?= ; = ��� ?�>� ;� :� ?<= ���� � :� �� ���� :� =��= �=�=��= = �; �?��= = � ? ; ?�>�:� = � >�� ?� ? ��� �?; ? ��� ���:<�>9;;=�� �=>� �� �

I�� ?��� :� < �= � ? ? < ? �9� . �= �� � 0��� ��1� �� ��� = �=��� � �3�2 ��1� �� ���� �

I �� � � 5!$! �� 8� 5' *' �'5! �)�!� �' * � ���)�! � 5 � �&� $ � � ����' � � ,I �� � � # �*$ �� 8� 5' *' �'5! �)�!� �' * �� &&� �'5! �! )�!� #$ )*! �$ *5 �5!' � � #$ )* �' *#�*5$!' �� ,

I -� ��:���� ?� <= ��= �9� < ?:�> ?; = ��� := ��� �� �� ;��; ?�� >=:� �= �� ���:���� ?� ��� := ��� �� �� �= :�=��� �

I�� ?��� :� ���? � ? ? < ? �9� < ?:�> ?;� .

I ��� ��$5! �$%� �'#� : ' �%$*�++$!' $ $! ���� # � 9�! ,I ��� ���!� *#�# �$!$ � )! �)! : �* �)� �� ' �� �$+ �' *� # � &�!! )�$� 5� ��!! )�$ �'55' *' �55� �� 5'� �$ ��'5!� ,I ����� �� *�8�' *' )5 �� � : )*$ � � �9��#$ : �$�!�5!$! ��$ � �$�!� # �*$ ��$ ,I ��� ��' )9&� �$!$ �$!� ,

���� � ������� ��� �� ��� ��� � ����� �� ��

I -: >� ��= � �?;�� ?� :? �?� � ��� �� ?�= ��= �= � < ?� �� ?� ?� := �:�>=>� �?� .

I ��� ����� �� : �* '#' !$ &� � 8� � #$! � *' * �� *%$*' �� �5 �6 )$*#' !' &!$ &$ &� �*!$+ �' *� ,I � �� �� ���� � ,

I -� ;� :�= :��� <= ��= >=>� �?= ��� ��=�<�� :�� �=>� �� :� :�; =��= �= >�< ?�;��� :� ;�:;= ����� �

I � #$! � 5' *' �*5� ��! � *� &&$ � '��$ #)�$*!� &$ ($ 99���$+ �' *� ,I

�= >=>� �?= ���� ����� ��>>�� �= ��� ���� :� =��= �=��� ��>>��= �:� �� �� �� ��� �

I �*$ #� &&� !��*��8� �8� 5 � )! �&�++$ *' *� &&� ���� 5' *' � ( )5 �9�&� ,I

�= >=>� �?= ����� ������� �= ���� = �>=��� :� �:; = ��;�:;= ���� ?� := ; = = �; �?; ?=<= �: �=> � �= ��� ?��>=:�= ��:��

I �= ��= >=>� �?= ������ �� �=;� �� :?;� ��� ����� ��;�:;= ���� ?� := �; =��= �= =� =������ ?: � ;� �=> � �

I �$ # � � *5 �' *� #� &&� ������ �� &$! ��$ �*!� ����' &$ ,I

�= 2�2�/�� ��01 � ���� ? ? ��:���� ? <= ��= ������ ;� :���:?;� ���:���� ?� ; = �?� � ���:� ?:�� ?�?���� ?�? <� � ; ?�;��AA �AAA ;�:;= ���� ?� :?�

���� �� � �� ���

I ����= �= ��� >�<= �:= �� :� ;� :�= :�:�= ?: �: �:?;� ; ? �I - ?: < ? �:� ��� ���� :� =��= �= < ?� ?� ? ?: � �= ;��=�� �?= .

I � �* �� � % &� ��� � ��� � ,I � �* �� � � ���� ,I � �* # � ���� � ��� ,

I�� ;�> �:?;�� ?� := � �� �� ��� = �� >=>� �?� ��� ?= := ��� ���= ���?� ��� = ;� ?:�� ��= ? ?: = � � �? ?:< ?�?�� ? ? <�� ? = ? ?: < ?;� :� �� ��� �

I -� :�>= �� � <= ? ?: = � � �? ?:< ?�?�� ? = ?� :�>= �� � <= ? ?: = � ?<�� ? �� :� < �= ���>=� �? �� :<�>=:�� �? < ? �:� ��� �

I - ?: < ? ;� :� �� ��� ���� :� =��= �= ������ ?>�� ?��>=:�=���� ���� ? ;�>= �=� �= .

I ���� � ��� � � ��� ,I ��� �� ,I � �� ��� �� � � ��� ,I ��������� ��� ��� �� �� � ���� ,I ����� ,I � �� � ,

� �� ��� ���� �� � �� ���

Typical Micro-

Processor

Symbol for electrical ground

Symbol for clock

signal

Bus arbitrationAddressing

Coprocessor

Status

MiscellaneousInterrupts

Bus control

Power is 5volts

+5v

Data

Φ

��� �� � �� ��� ���� ��

I�: ��0 � �: ;� ��=��>=:�� = �=�� �?;� ;��� ?�� ?�� <� �:� �= �= :��< ? � �? ��� ��= �? ; = �= ��= � ��� ;�> �:?;��= ;�> � :=:� ? < ?�= ��=< ? �: � ?��=>� < ? ;� �;� �� �

I -: �=��� ���= <= � ;� ��� ; ? � ;;�= �=>� <= ? ��� ; =;� ::=��� :� �� ��� ;�: �� >=>� �?� = ;� : ? < ?� �� ?� ?� ? < ? -C� �

I �5 �5!' *' $*�8� 9)5 �*!� �*� $ &&$ ��� , �� �$�&� �� ' �* )*$�$�!� 5)���55 ��$ #� & �' �5' ,I �= ? �?> ? �� � ? = �� �: �:?;� ��0 � � 0�0��2� >=:� �= ��� ? ; �� .

I & � *' )* 9)5 �� � &$ �' )*��$+ �' *� ! �$ ��� � � '��$ ,I & � *' )* 9)5 �� � &$ �' )*��$+ �' *� ! �$ ��� � # �5�'5 �! �� � # �

��� ,I � =��� � ? ��� =��= �:? � ��� ��� ���� :� =��= �= ;� ::=�� ?

< ?� �� ?� ?� ? < ?�= �� ?� �= � �=��� � ;;� ��= ���� ?�?�= .I �* �*5 �� � # � ��%' &� # � ( )*+ �' *$ �*!' : #�!!' ��� ����� � �

�� ,I �* �*5 �� � # � �� ���� �������� � ��� ��� ,

� ������ � �� ��� �� ��� ��� ���

Bus controller

Memory bus

I/O bus

DiskOn-chip bus

CPU chip

Registers

Buses

ALU

Memory

Modem Printer

��� �� � �� ��� ���� ��

I ��� ? ;�> � :=:� ? ; = �� :� ;� ::=�� ? �< �: ��� < ?�� ?:� � ?�>� .I � �' �' *� *! � � 8� 5' *' $!! �� � � �'55' *' �*�+ �$�� )*! �$5(� �� � *!' #$! � ��8�$ $! � ���� ,I � �' �' *� *! � � 8� 5' *' �$55 �� � � ��5!$ *#' �* $!!�5$ # � )*$���8��5!$ ��8�$ $! � � ��� ,

I - < ?� �� ?� ?� ? �� :� ;� ::=�� ? � � ��� ��� ���= ��� �: � /��� / �� � ��0 �: /���� ���/� �� � ��0 � ��= �: � /�02��� ���/�� /���� ���/� �� ���0 ; = <� � �:�� < ? � ?��� = �=�� �� :?;� .

I �'55' *' �55� �� # �5�'5 �! �� � $ ! �� 5!$! � ,I �'55' *' �55� �� ������� � � � � : �& � )� �' �' �!$ �*!' 5 � �&� $# )*$ �' �!$ �� ,

I - � �? <= � ��� �::� �:� �=>�:� ?;� � ?> ?�= � �= ��� <= ? ?: <= ������ �

I �' * �� �� #�!!' �8� � � 5 �$ )*$ �' ���5 �' *#� *+$ )*'�$�)*' ! �$ �� &� #� & 9)5 � � ��* #� &&$ ��� ,

�� � ����� � � ���

I�: ;= ��� :�>= �� < ? � �? � �� �= ��? ;�> � :=:� ? �: ��� ����<=< ?;��� �� �? �3� �/��� � �

I �= �: ��� � � �?:== < �?:< ?�?�� ? �� ��� �� �� ?:< ?�?����= @��� ;�� ?� :? < ? >=>� �?� �

I�;;� ��= � �����= �: ;�> ��>=��� � �� ��=� ?�= :�� < ? ?:< ?�?����=�: � ��:<= :�>= �� < ? �� ;�� ?� :? < ? >=>� �?� = ��=� ?�= :�� < ? :� :�;;���= � �� � � �� ?� �

I

��>= �= �?:== < �?:< ?�?�� ? �:; = �= �?:== < ? <�� ? �= :<� :� �; �=�;= �= < ? :�>= �� ��>=:��:<� � ?:< ? �� ��/� 1���� � � ��3��<= ? <�� ? � � � ��� �

I9 :; = �� �= �� ; ?�� <= � ��� �; =��= �= ��>=:���� >� :�: � �� �=�: ;= ��� �?> ?�= �

I � #$! � 5 ) &�*�� # �5! �*!� � �$%% �$ *' $ �� &' � �!" &�%%� � � *!� # �5! �*!��� ��� ��������� � � �� ,

I

�= � ��� ?���= ?� �� � �=>� < ? ��� � �� � �> ? ? ���=�� ?�� ?� ��:� � �� ��= = � �: ��0 2 � �� �< ������ . �= ��=��= �?:==�= :�� :� �� ?�?����= � ?� = � � �? ?:< ?�?�� ? ; = = � ? <�� ?�

����� ��� � ����� � ����� � � ���

8088

(a)

20-Bit address

Control

80286

(b)

20-Bit address

4-Bit address

Control

4-Bit address

Control

Control

20-Bit address

Control

80386

(c)

8-Bit address

Control

��� �������� ���� � � ���

I - ��� ���� :� =��= �= �=���� ? ?: < �= ;��=�� �?= < ?�� ?:�= ?: ���=� ��� �� �� �=> � �?���� ?� := �

I �= ? ��0 0�3� /�3� =� ?��= �:� �?:=� ?������ <� �: ; �� ;� ;� :� �= �= :�� �=:= �� �>=:�= ;�> �=�� � �� � = �AA ��� � ����= �=� = ��� ?� :? � � � ��� �?; ?=<� :� �: :�>= �� ?:�= �� < ? �=�� ? ; ?; �?�

I �= ? ��0 �0 �3� /�3� ?:�=;= :� : ; �� �: � �� ��� ?� �?:; ?� �= . �=� = ��� ?� :? � � � ��� ���� :� ��= �= �:� �� �� ?�� ? ��:� =��� �

I

�= � ��� ?� :? ��� �?; = = = � �= :<= �= ��; ?�= ?� ���=��� ? ���� ?:; �� :? �� :� �� ?�?���� ? >� ��� ?� � =��� <= ? ��� �� ?:; �� :?�

I - ��� �� ?:; �� :? = �; �::� �: �� :<�>=:�� �= ��:���� ?� .= �>=��� :� < ? �� ������= ?= :�>=:�= �� �= �� ; ?�� <= ��= = �?�= �?; =?: � ?� ;� �

I � 9)5 5 �*� �' *� : # $ &! �' �$*!' : #��' *' 5� ��� �55� �� ��%' &$! � $ &&$�� &' � �!" #� &&$ �� ��(� ���$ �� &� *!$ ,

��� � ��� �� ��

TAD

TML

TM

TRL

TDS

TMH

TRH

TDH

Address output delay

Address stable prior to MREQ

MREQ delay from falling edge of Φ in T1

RD delay from falling edge of Φ in T1

Data setup time prior to falling edge of Φ

MREQ delay from falling edge of Φ in T3

RD delay from falling edge of Φ in T3

Data hold time from negation of RD

6

5

0

(b)

11

8

8

8

8

nsec

nsec

nsec

nsec

nsec

nsec

nsec

nsec

ADDRESS

Time

(a)

TAD

TM

TDS

TMH

TRH

TDHTRL

Φ

DATA

T1 T2 T3

MREQ

RD

WAIT

Read cycle with 1 wait state

Memory address to be read

Data

TML

Parameter Min Max UnitSymbol

��� �� ��� ����

ADDRESS

MREQ

RD

MSYN

DATA

SSYN

Memory address to be read

Data

� � �� �� �� � � ���

I � ��:<� ?� < ?� �� ?� ?� ? ;� ::=�� ? � ��� ��=��� ��� ���� :���:�= �= <� >���= � � ? �= :<= :=;=����?� �� �; = �� �>� < ?�/� �� /��� �� �� � ��0 �

I� ���� ?� ���� ?� <= � ��� �; =��= �= ��3� /� ������� . �: � ?:�� ����� ?� �� <=�= �>?:� ; ? ���� ?� ���� ?>� >���= ��

I �5 �5!' *' # )� &�*�� � )*$ �� � &$ ���8��5!$ #� & 9)5 � )*$ �� � &$�' *��55 �' *� #� & 9)5 ,I � )�5!' 5�8� $ $*�8� �8�$ $!' �� ��� ��� ����� � $55�% *$� �&�� �!$ � *!� )*$ ���' ��!" �� $ &!$ $ � # �5 �'5 �! �� � �5 ��$ �*!��� � �� �*� $ &&$�9�! �' ,I �� � '�� �$ �� $ 6)�5!$ ��% �# �!" : 5 � �'55' *' )! �&�++$ �� 5�8� � �' *���' ��!" ,

I� ���� ?� ���� ?� <= � ��� �; = �; �:; = =��= �= ����3� /� ������� .

I �� � �5� ��' : �'! �� 99� �55� �� � )*$ &�*�$ # � ���8��5!$ �� � '% *�# �5 �'5 �! ��' : � �$5� )*$ �' * &$ ��' ���$ ���' ��!" ,I &!� �*$! ��$ �*!� : 5 � �'! �� 99� $�� �� )*' 5�8� $ �' * )*$5 �*%' &$ &�*�$ # � ���8��5!$ : )*$ &�*�$ $55� ��!$ #$ & $5!� � �' ��� *!�� )*$ !� �+$ &�*�$ �� � &$ %�5! �' *� #� &&$�9�! �$%% �' ,

� � �� �� �� ���� �� �������

Bus grant

Bus request

I/O devices

(a)

(b)

Bus grantmay or may notbe propagated alongthe chain

Bus request level 1

Bus grant level 1

Bus request level 2

Bus grant level 2

1 2 3 4 5

Arbiter

Arbiter

1 2 3 4 5

� � �� �� �� ������ �� �������

Arbitration line

+5v

In Out

Bus request

Busy

1 2 3 4 5

In Out In Out In Out In Out

� �� ��� ��� � � � ���

I� �� �= � ? � ����= �?>=:� ? < ? <�� ? � �� �: >���= � = �:� � ���= =� ?��� :� � �� �? � ? ? < ? =�= :� ? ; = �?� ���<�:� ? ��� =��= �:?�

I

��?>� < ? ����� � ? ���� :� =� =�����= � ����= �?>=:� ? < ? � �� ��1�� � ��� � �:� ?; � < ? � ?:�� �= ��� �= < ? >=>� �?� �I �! �&� 5' ��$!! )!!' �* ���5� *+$ # � )*$ �$�8� ,

I

��; =� ?��= �= �:� � =; ?� �= ; ?; �� < ? ��� ; = ;� :�= :�= �< �:���� < ? �=��= �= �:� ��� �� <� ��� >=>� �?� �:� �?������ =�?�; �?�= ��� ?: >=>� �?� �

I �! �&� �� � %�5! ��� &$���55' �' *�' ��� *!� $ &&� 5! �)!! )�� #$! � ,I -:� := ��� ���= ��� ?� ��� � ?��� ?� :� �:; = ? �=� :� �? < ? �3�� //�<� �

I 4�$ &$ &! �' : 5� ��' *' $ �' )*��$�� $ &&$ ��� &$ � *� # �)* ' �� �$+ �' *� # � ��� ,I � ��� �5� �� ��(� ���8� �'! �� 99� �' $�� � 9�5'% *' # � �*!� ��' �� �� &$��� �' *!� �' �$*�$ �*!� , �� ��� 6)�*# � )* ���$*�5 ' # �$ �9�! �$%% �' : %�5! �!' #$ )* ���� � ��� �� �� ��� �� ��� ��5� ��' �& � 8�� �*!� & ���� ,

������ ������� � �� ��� ��� � ��� �

Memory address to be read

Count

ADDRESS

Φ

DATA Data Data Data Data

T1 T2 T3 T4 T5 T6 T7

MREQ

RD

WAIT

BLOCK

���� �� ��� �� � �� ���� �����

8259A Interrupt controller

CPU

D0-D7

CS

A0WR

INTA

RD

INT IR0

IR1

IR2

IR3

IR4

IR5

IR6

IR7

+5 v

Keyboard

Clock

Disk

Printer

���� ��� �

I�=� �� ;�> �� ?� ?�= ;� : ���� ? ? >�<= ��? �=;=;=<=:� ? <= �����> ?� �?� . �A�� �A@�B �A��B =�; �

I � ?:� � �� >?�?� :? < ? � ��:� ?��� � � :� � �,

@ ��� ���� =��� < ?�?:=� < ? A

,

A� >?; �� : �I

��; �;�> � ?��= <�� ? ;� : �� >=>� �?� ?: �:?�� <� B� � ?� �:; =�= � �? ?:< ?�?�� ? = ? �=� ?�� �? �� :� � �@ � ?� �

I��= 9 �� ; = ���� ��:� ?: ��� ��= �� = ; = = �>=��� :� < ?=�=� � ?�= < �= ��� ��>>? >� ��� �= �� ;=>=:�= �

I9 �>=:� < �= �?�= ��? < ? ;�; = �

I �'55 �9�&� ��' 9 &� � # � �*�'� �� *+$ : ��5' &! � ! �$ �!� �& �'5 �##�!!'���� ��� ,

I��= ��� . �:� = � �� >=>� �?� = �:� ��� - = � ? < ?� �� ?� ?� ? < ?-C� �

I

��� � �=>� . < ?�� ?�� ?� := <= � ;� �� �= �I �� ��� ?� := . ; ?: �= ���� ? ��� ?� ?�? ; = ���?� :� <� ��� ?= :�

=�=;�� ?� := � � ��� ::� ���� :<�� �

��� ����� �� � � �

I � �: ��;=��� �= � B� � ?� �I

��B� ?: < ?� ��� ? ?: �:� >�� �?; = ��< ���� < ? �D×

�D−

� ?: �I -:?� ?� �>=:�= . @� >?�?� :? < ? � ��:� ?��� � BAA ��� = @� >?�?� :? < ?� ��:� ?��� ��

I �' � � $) �*!$!' ,I

��= ;�; = ?:�= �:= � ��� ��� �I �� �� �� � &� �5! �)+ �' *� � �� �� �� � � #$! � ,

I�:� ;�; = < ? �=;� :<� �?�= ��� =��= �:� � � ; ? �

I�� �?:== < ? ��� = � � �? ?:< ?�?�� ? = �@� �?:== < ? ��� = � ? <�� ?�

I � �: � �� ?����� ��� ; = ;� :�= :�= � ��� ��� < ? ;�> �:?;��=;� : >=>� �?= < ? � ? ? < ?�= �� ?�

��� ���

I -� ��� <= ? </�2 � �� ��=�� B@ �?:== < ? ;� ? @A = � � �? ?:< ?�?�� ? =� = � ? <�� ?�

I �% *� # �5 �'5 �! ��' � �$ �' &&�%$!' $ &&$ 5�8�#$ $# �� #� & �� �' *#� � �' **�!!' �� # �5!$ *+ �$! � � � )*' #$ &&$ &! �' ,I � ��:<� -�� ?:� ��< ���= ?� ����� ��� ?�:�= �B �?:==

�?>�:=:<� ;�> �: �= ;�> �� ?� ?�= ;� : ? �?> ? �� �I

�� : ?� � �;;=��� �= <= � ��C9� ; ?�>��� ��� -�� <=; ?�= < ?���=����= �: ��� ;�> �=��>=:�= :���� �

I �& � ��$!' �' *! �*)� �� �� $# )! �&�++$�� )* 9)5 5 � �&� $ & 9)5 #� &��� 4 : ��9$!!�++$*#' &' ��� ,

I � �;;=�� ?��>=:�= ?� ��� -�9 �� =��=�� � �@ � ?� < ?�= :��:<� ?���� � �� �

��� �����

Motherboard PC busPC bus

connectorContact

Plug-in board

Chips

CPU and other chips

New connector for PC/AT Edge connector

��� �� �

I - ��� -�9 � -�9 �� :� � �� � �= :� ? = � ����= �= � �?;�� ?� :? ; =�?; ?=<� :� �:� ;= ��� ���� =��� < ? ��:<� �

I9��� �:� � � ���A -:�= � ���=��; �: :���� ��� ;� : �:����� =��� < ? ��:<� >� ��� ?� �> ?� = �� ; ?�>; �� ���= �? = �� � ��> � :=:� -:�= �;� ::=;� �

I �$ &$ �% 8�++$ # � 9$*#$ #� & 9)5 �� � ' ��% �*$��' � �$ # � ��� �� $ &5��' *#' : �' *! �' )*$ &$�% 8�++$ # � 9$*#$ # � ��, � �� $ & 5��' *#'�� � �& 9)5 �� ,

I �� &&� �� �5 �' *� 5 )���55 ��� : &$ &$�% 8�++$ # � 9$*#$ �� � �& 9)5 �� �$) �*!$ )&!� ��' � �*!� ,I �= ? �� >�<= �:? ? ��� ?: � ?� ;� �� :� ?: �=:= �= >� �� ? ?: >�<��� �= <� � ?�� :; ?��= =� ?�= :�= < ?�= ��= �

I -� ��� �� - � � ?:; �� :� �I

�= �?:== <=� �? ?:< ?�?�� ? = <= ? <�� ? �� :� > � �� ? �=���= �

� �������� ��� � ��� � � ���� � ���� ���

ISA bridge

Modem

Mouse

PCI bridgeCPU

Main memory

SCSI USB

Local bus

Sound card

Printer Available ISA slot

ISA bus

IDE disk

Available PCI slot

Key- board

Mon- itor

Graphics adaptor

Level 2 cache

Cache bus Memory bus

PCI bus

�� ���� �����

I -� � ? ����� � ��<���� <� -:�= ��I -� � �� ;�> ?�� � �= ��� < ? ?:�= ���;; ?��= ?� ;� �;� ���� �= ;� :

< ?� �� ?� ?� ? =��= �:?�I

�� ��� �; ;�> �:?;��= ;� : ?� < ?� �� ?� ?�� >�< ?�;�:<� ��=��=:<� ?� ;� :�= :��� < ? � �= �=� ?�� �? �� � � ?� � � = � ?:�= �:?� � ; ? �@��9 �

I �$ ��� �)� $���#� �� $ � ��% �5! �� $!! �$�� �5' � &�*�� # � ��� : '# ���$*#' ' ��' �! )*$ �*!� $ &� )*� �*% ��55 � # � �' *! �' &&' ,I - �=� ?�� �? � � = � ���� :� �:; = =��= �= �; �?�� ? <� ? < ?� �� ?� ?� ?=��= �:?� -: �=��� >�<� �� ��� �; �?;=�= �= <�� ? ?: ?:�� <� �

< ?� �� ?� ?�� �I

�� ?��� :� < �= >�< ? ?: ;� ? �� ��� � ? �; ?:�= ���;; ?��= ;� : ?�; ? .

I �'*5 �#� �$ *#' �& �8�� �' � )* �� �' � ��' ���' ��� , �* 6 )�5!'�$5' '��' ��� �" )*$ &�*�$ : *� & 9)5 : �8� �*# ��$ � 8� � � 5 � 5!$��(� �� *#' $# )* # �5 �'5 �! ��' # � ��� ,I �5$ *#' &��� ����� �� ��� �� : $55�% *$*#' $ & �8��6 )$!! �' �*# ���++ � ! �$ 6 )� &&� $ ��$�!� *�*! � $ &&' 5�$+ �' # ��*# ���++$ �*!' #� &&$ � '��$ ,

�� ���� �����

CS

WR

RD

A0-A1

RESET

D0-D7

2

8

8

88

Port A

Port B

Port C

8255A Parallel

I/O chip

�� ���� �����

EPROM at address 0 RAM at address 8000H PIO at FFFCH

0 4K 8K 12K 16K 20K 24K 28K 32K 36K 40K 44K 48K 52K 56K 60K 64K

�� ���� �����

A0

A15

Address bus

A0

A15

Address bus

CS CS CS

2K 3 8 EPROM

2K 3 8 RAM

PI0

(a)

(b)

CS CS CS

2K 3 8 EPROM

2K 3 8 RAM

PI0