Progetto e caratterizzazione di latch e registri in

tecnologia CMOS 0.35µm

Contents

I Caratterizzazione di latch e registri 1I-A Flusso di lavoro (figura a pag. 34 della guida) . . . . . . . . . . . . . . . . . . . . . . . . . 1I-B Convenzioni su come effettuare la caratterizzazione . . . . . . . . . . . . . . . . . . . . . . 1I-C Convenzioni sul disegno del layout di celle elementari . . . . . . . . . . . . . . . . . . . . . 2I-D Suggerimenti per la simulazione . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2I-E Caratterizzazione dei registri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

I-E.1 Calcolo dei tempi di propagazione e di setup . . . . . . . . . . . . . . . . . . . . . . 3I-E.2 Calcolo del tempo di hold . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

I-F Elenco dei registri . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13I-G Caratterizzazione di latch dinamici a precarica . . . . . . . . . . . . . . . . . . . . . . . . . 15I-H Elenco dei latch a precarica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

II Relazione sulla caratterizzazione dei registri 18

III Relazione sulla caratterizzazione di latch a precarica di tipo n (in memorizzazione conclock basso) 19

IV Relazione sulla caratterizzazione di latch a precarica di tipo p (in memorizzazione conclock alto) 20

I. Caratterizzazione di latch e registri

A. Flusso di lavoro (figura a pag. 34 della guida)

• disegno dello schematico (con i pin JP e JN associati alle giunzioni non utilizzate dei transistori di isola-mento);• creazione del simbolo• simulazione per verificare la correttezza funzionale dello schema circuitale• disegno del layout e DRC (con gli stessi pin e gli stessi nomi indicati nello schematico)• creazione della vista estratta senza i parassiti e LVS• creazione della vista estratta con i parassiti e simulazione post-layout

B. Convenzioni su come effettuare la caratterizzazione

• i registri campionano sul fronte positivo del Clock.• si assumono uguali le durate delle transizioni in ingresso (TRISE = TFALL = 100ps) del Clock (CK) e delDato (Din).• la capacita di carico si assume fissa e pari a quella equivalente in ingresso dell’invertitore di riferimento(C = 15 fF), si suppone cioe che in uscita sia sempre presente un buffer con il primo stadio uguale all’invertitoreelementare realizzato con il SOG.• Duty Cycle del clock =1/2.• le simulazioni devono essere fatte con i parametri tipici dei transistori, tensione di alimentazione nominale(3.3V) e temperatura ambiente.

C. Convenzioni sul disegno del layout di celle elementari

Devono essere seguite le seguenti regole:1. utilizzare solo la parte inferiore del base array (prima riga);2. utilizzare i transistori nella colonna piu a destra per realizzare l’isolamento;3. associare alle giunzioni non utilizzate dei transistori di isolamento due pin di direzione inputoutput connome rispettivamente JN per la giunzione n+ su substrato p e JP per quella p+ su nwell;4. disegnare il layout in modo da avere la regione n+ su substrato p della prima colonna del base arrayconnessa a massa (gnd!) e quella p+ su nwell della prima colonna del base array connessa a vdd!;5. utilizzare prevalentemente metal2 per le connessioni verticali e metal1 per quelle orizzontali;6. ottimizzare la attraversabilita della cella;7. definire il contorno della cella con il layer align;8. posizionare l’origine degli assi in corrispondenza dell’angolo in basso a sinistra del rettangolo definitodall’align;9. tracciare le piste di gnd! e vdd! di larghezza massima compatibilmente con il rispetto delle regole dilayout;10. le piste di massa e alimentazione devono essere tracciate fino al bordo della cella definito con il layer align.Tutte le altre piste (in particolare gli ingressi e le uscite) NON devono essere tracciate fino al bordo dellacella, per non realizzare connessioni non desiderate quando verranno piazzate istanze della stessa cella o dicelle differenti;11. polarizzare la nwell (a vdd!) e il substrato (a gnd!).

D. Suggerimenti per la simulazione

• Analizzare piu periodi di clock per inizializzare in modo corretto i nodi interni. Calcolare il valore deiparametri in un periodo successivo al primo.• Osservare l’andamento dei nodi interni. IMP: per potere visualizzare l’andamento di nodi interni in unasimulazione post-layout e necessario definire in quei nodi dei pin che, per avere match con la vista schematico,devono essere definiti anche nello schematico.• Osservare l’andamento della corrente assorbita dall’alimentazione IV dd(t). In condizioni stazionarie, in tutti ilatch e registri la corrente assorbita dall’alimentazione deve essere solo quella di perdita associata alle giunzionipolarizzate in inversa e alla corrente sotto-soglia dei transistori.• Nelle simulazioni mirate al calcolo dei tempi di setup, hold e di risposta assegnare alle fasi alta e bassadel clock una durata sicuramente sufficiente a garantire la carica/scarica dei nodi interni (verificare tramitesimulazione).

E. Caratterizzazione dei registri

1. Area: numero di colonne del base-array.2. Tempi di propagazione TCKQ:si definisce TCKQ l’intervallo di tempo che intercorre dal fronte positivo del clock alla transizione dell’ uscita(Q), dal livello logico alto a quello basso (HL) e dal livello logico basso a quello alto (LH). I tempi sonocalcolati dal 50% dell’escursione del Clock (CK) al 50% dell’escursione di Q.IMP: le simulazioni devono essere fatte con durata delle fasi alta e bassa del clock sicuramente maggiore delvalore minimo possibile e tempi di setup e hold sicuramente soddisfatti.3. tempo di Setup TSetup

si definisce Setup il minimo intervallo di tempo in cui il dato deve essere stabile prima del fronte di campi-onamento del clock per garantire che:(a) il dato sia correttamente campionato (il valore in uscita sia corretto);(b) TCKQ ≤ TCKQ,nominale × (1 + 0.05)(c) il nodo in uscita dal latch master abbia raggiunto il valore di regime a meno del 10%;(d) in condizioni di regime la corrente assorbita dall’alimentazione sia solo dovuta alle giunzioni polarizzate

in inversa e alle correnti dei transistori polarizzati sotto-soglia.

Il Setup deve essere calcolato dal 50% della transizione del dato (Din) al 50% di quella del Clock per i duecasi di dato campionato alto (TSetup,H) e basso (TSetup,L) con una risoluzione di 10 ps.IMP: Le simulazioni devono essere fatte con durata delle fasi alta e bassa del clock sicuramente maggiore delvalore minimo possibile e tempo di hold sicuramente soddisfatto.4. tempo di Hold THold

Si definisce tempo di Hold il minimo intervallo di tempo per cui il dato deve essere stabile dopo il fronte dicampionamento del clock per garantire che:(a) il valore in uscita sia corretto;(b) TCKQ ≤ TCKQ,nominale × (1 + 0.05)(c) in condizioni di regime la corrente assorbita dall’alimentazione sia solo dovuta alle giunzioni polarizzate

in inversa e alle correnti dei transistori polarizzati sotto-soglia.Il tempo di Hold deve essere calcolato dal 50% della transizione del Clock (CK) al 50% di quella del dato(Din) per i due casi di dato campionato alto (THold,H) e basso (THold,L) con una risoluzione di 10 ps.IMP: Le simulazioni devono essere fatte con durata delle fasi alta e bassa del clock sicuramente maggiore delvalore minimo possibile e il tempo di setup calcolato al passo precedente.5. CCK capacita equivalente all’ingresso di clockcolcolata sommando al valore della capacita di gate dei transistori quello della capacita associata alle linee diinterconnessione calcolata dal programma LPE. Esprimere il valore trovato in fF .6. Energia media assorbita in un ciclo di Clockcalcolata assumendo ugualmente probabile la situazione in cui nel periodo di clock si ha la conferma del valoredi uscita (alto o basso) e quella in cui l’uscita commuta (dal valore alto a quello basso o viceversa).IMP: le simulazioni devono essere fatte con durata delle fasi alta e bassa del clock sicuramente maggiore delvalore minimo possibile e tempi di setup e hold sicuramente soddisfatti.

E.1 Calcolo dei tempi di propagazione e di setup

In fig. 2 e riportato l’esempio di schematico per la caratterizzazione di un registro dinamico PC2MOS-NC2MOSe sono illustrate in fig. 1 le opzioni da assegnare alle forme d’onda dei generatori VPULSE del clock e del datoper valutare i tempi di propagazione dal fronte del clock all’uscita e il tempo di setup.La durata delle transizioni e fissata e pari a 100ps (rise time = fall time =100 p). La durata della fasealta del clock e definita tramite una variable (PWCK) a cui in simulazione deve essere assegnato un valoretale da consentire a tutti i transitori di esaurirsi (nell’esempio e PWCK= 2ns ma occorre sempre verificareosservando l’andamento delle tensioni). Per avere duty-cycle del clock uguale a 1/2 occorre assegnare alperiodo di clock un valore in funzione della variabile appena definita: period = 2* Pulse Width + rise

time + fall time. All’ingresso Din e assegnata una forma periodica tale da avere le commutazioni inanticipo rispetto ai fronti di campionamento del clock (quelli di salita) di un tempo definito dalla variabileTsu.Si esegue una simulazione parametrica al variare di Tsu fra 0 (signfica variare l’ingresso contemporaneamenteal clock) e un valore che dall’analisi dello schema circuitale che si sta analizzando si reputa sicuramente taleda soddisfare la specifica sul tempo di setup. Nell’esempio si e preso 500ps. I risultati sono illustrati nella fig.3. Si osservi che e riportato anche l’andamento della corrente assorbita dall’alimentazione e della tensione sulnodo in uscita del latch master.Dal Calculator, con vt selezionare le forme d’onda dell’uscita e del clock, e poi eseguire special functiondelay. Selezionare attentamente il fronte di campionamento (salita) del clock (il secondo) per la transizionedell’uscita dal valore alto a quello basso.delay(VT("/CK"),1.65,2,"rising",VT("/Qout"),1.65,1,"falling")

e stampare i valori con printvs.Dalla tabella I si ricava che con Tsu=500ps, cioe con la specifica sul tempo di setup sicuramente soddis-fatta, TCKQ,HL = 57ps che quindi e il valore nominale del tempo di propagazione. Si osserva inoltreche il TSetup,L e compreso fra 200ps e 300ps perche con Tsu =200ps non e piu verificata la condizioneTCKQ,HL ≤ TCKQ,HL,nom(1 + 0.05) ' 60ps. Con Tsu=0 il registro non campiona il dato corretto.

Pulse width

PWCK

Rise time Fall time

2*PWCK + 300p − Tsu

Clock

Din

Period = Pulse width *2 + Rise Time + Fall Time

= 2 *PWCK + 200p

Pulse Width = Periodo del clock −100pdelay time = Tcamp2 − Tsetup =

Tcamp3 = delay time + 2 *period

delay time

Tcamp 1= delay time Tcamp 2= delay time + period

T= Tcamp 2 −Tsu T= Tcamp 3 −Tsu

Fig. 1. Parametri dei generatori VPULSE associati al clock e al dato

TABLE I

Campionamento dato basso

Tsu TCKQ,HL

0 4.25n

100p 790p

200p 124p

300p 59p

400p 57p

500p 57p

Si eseguono le stesse operazioni per il campionamento del dato alto (il terzo fronte di campionamento delclock):delay(VT("/CK"),1.65,3,"rising",VT("/Qout"),1.65,1,"rising")

ottenendo i dati riportati nella tabella II da cui si ricava che TCKQ,LH = 136ps.La specifica TCKQ,LH ≤ TCKQ,LH,nom(1 + 0.05) ' 143ps e violata con Tsu = 200ps ma rispettata se Tsu= 300ps. L’analisi del nodo interno (uscita del latch master) mostra che per Tsu = 300ps, la tensione inuscita dal latch master raggiuge il valore 3.18V e quindi e verificata la condizione che il nodo di uscita abbiaraggiunto il valore di regime a meno del 10% dell’escursione di tensione (3.3-0.33=2.97 V). Questo valoregarantisce che nello stadio a valle non possa crearsi un cammino conduttivo dall’alimentazione a massa eavere quindi corrente assorbita dall’alimentazione (che invece si osserva per Tsu = 200ps).

Fig. 2. Schema per la simulazione del tempo di propagazione e del tempo di setup

TABLE II

campionamento dato alto

Tsu TCKQ,LH

0 166p

100p 166p

200p 165p

300p 138p

400p 137p

500p 136p

Si riesegue quindi la simulazione con Tsu variabile nell’intervallo 200ps 300ps a passi di 20ps.Analizzando i risultati in figura 4 (con la stessa procedura di prima) si ottengono i dati riportati nella tabellaIII:La specifica sul tempo di propagazione TCKQ ≤ TCKQ,nom(1+0.05) viene rispettata per valori Tsu≥240ps peril campionamento del dato alto (TCKQ,LH,nom(1+0.05) ' 136ps) e Tsu≥300ps per il campionamento del datobasso (TCKQ,HL,nom(1 + 0.05) ' 60ps). Analizzando con maggiore dettaglio l’andamento della tensione diuscita del latch master quando si campiona il dato alto (figura 5) si osserva che la condizione che questo nodoabbia raggiunto il valore di regime (Vdd) a meno del 10% e verificata solo con Tsu ≥ 280 ps. Si ottengonoquindi TSetup,H = 280ps e TSetup,L = 300ps.

Fig. 3. Risultato della simulazione al variare di Tsu fra 0 e 500ps a passi di 100ps

TABLE III

Calcolo tempo di setup. TCKQ,LH,nom = 136ps e TCKQ,HL,nom = 57ps

Tsu TCKQ,LH TCKQ,HL

200p 166p 125p

220p 147p 106p

240p 141p 84p

260p 140p 70p

280p 138p 62p

300p 138p 59p

Fig. 4. Risultato della simulazione al variare di Tsu fra 200ps e 300ps a passi di 20ps

Fig. 5. Tensione di uscita del latch master e corrente assorbita dall’alimentazione per Tsu compreso fra 200ps e 300ps

E.2 Calcolo del tempo di hold

In fig. 7 e riportato l’esempio di schematico per ricavare il tempo di hold di un registro dinamico PC2MOS-NC2MOS e in fig.6 sono illustrate le opzioni da assegnare alle forme d’onda del clock e del dato.

Period = Pulse width *2 + Rise Time + Fall Time

Din

Clock

Fall timeRise time

PWCK

Pulse width

= 2 *PWCK + 200p

Pulse width = Thold + Tsu,H − 100p

T = Tcamp2 − Tsetup,H T = Tcamp2 + Thold,H

2*PWCK + 300p − Tsu,H

delay time = Tcamp2 − Tsetup =

T = Tcamp2 + Thold,LT = Tcamp2 − Tsetup,L

delay time = Tcamp2 − Tsetup,L=

2*PWCK + 300p − Tsu,L

Tcamp 2= delay time + period

Pulse width = Thold + Tsu,L − 100p

Tcamp 1

delay time

Din

Tcamp3 = delay time + 2 *period

Fig. 6. Parametri dei generatori VPULSE associati al clock e al dato

In figura 8 e riportato l’andamento delle forme d’onda per il caso di campionamento del dato alto avendoTsu=TSetup,H=280ps e Thold variabile da 0 a 100ps.Dall’analisi delle forma d’onda e dalla misura del tempo di propagazione (come spiegato nell’esempio prece-dente) si ricava che THold,H = 0. Stesso risultato si trova per la transizione opposta avendo eseguito simulazionicon Tsu=TSetup,L=300ps.

Fig. 7. Schema per la simulazione del tempo di hold

Fig. 8. Campionamento dato alto

Fig. 9. Campionamento dato basso

F. Elenco dei registri

1. STATICI: (con circuito per la generazione delle fasi PHI e PHIB interne)• Misto C2CMOS e a pass-transistor: latch master trasparente durante la fase bassa del clock e latch

slave trasparente durante la fase alta del clock (fig. 10)

φ

φ

φ φCK

φ

φ

ID φ

φ

Qo

φ

VDD

VDD

VDD

φ

Fig. 10. registro statico misto C2CMOS e a pass-transistor

• C2CMOS: latch master trasparente durante la fase bassa del clock e latch slave trasparente durante lafase alta del clock (fig. 11)

φ φ

φ

D

Qo

I

φ

φ

φ

φ

VDDVDD

DD

φ φCK

V

φ

VDD

Fig. 11. registro statico C2CMOS

2. DINAMICI Master Slave non a precarica progettare separatamente i latch master e slave e poi con-neterli

• PC2MOS-NC2MOS: latch master pc2mos trasparente durante la fase bassa del clock e latch slavenc2mos trasparente durante la fase alta del clock (fig. 12)

double pC2MOSdouble nC2MOS

φφφ

VDD

2O

VDD

Qo

φQ1O

VDD VDD

iD

1

Fig. 12. registro dinamico master slave doppio pC2CMOS - doppio nC2MOS

• SPILTP-SPLITN: latch master spiltp trasparente durante la fase bassa del clock e latch slave splitntrasparente durante la fase alta del clock (fig. 13)

Split−ouput pC2MOSSplit−ouput nC2MOS

1A

φ

B

VDD

VDD

iD

Q1

1

φ

2A

2B

Qo

DDV

DDV

Fig. 13. registro dinamico master slave split-output pC2CMOS - split output nC2MOS

3. DINAMICI Edge-Triggered:• TSPC (fig. 14)

Q

VDD

φ

φφ

o

i

DDV

D

DDV

Fig. 14. registro dinamico TSPC

G. Caratterizzazione di latch dinamici a precarica

1. Area: numero di colonne del base-array.2. Tempi di propagazioneSi suppone che il dato in ingresso possa variare in fase di precarica dal valore alto a quello basso e viceversa.Si dovranno quindi calcolare TCKQ,HL e TCKQ,LH a partire dal fronte del clock che fa passare dalla fase dimemorizzazione (primo stadio in precarica) a quella di in cui il latch e trasparente (primo stadio in valutazione),come illustrato nelle figure 15 e 16 che si riferiscono rispettivamente a latch cha valutano sulla fase alta delclock (n-latch) e sulla fase bassa (p-latch).In fase di valutazione e permessa una sola transizione dell’ingresso secondo le regole dei circuiti dinamici,come illustrato nelle figure 15 e 16. Si dovra quindi calcolare il tempo di propagazione relativo alla solacommutazione del dato dal valore basso a quello alto (TDQ,LH) per i latch di tipo n e a quella dal valore altoa quello basso (TDQ,HL) per quelli di tipo p.3. Tempi di Setup e HoldLa definizione di setup e hold e equivalente a quella data per i registri; e necessario osservare l’andamentodel nodo interno (l’uscita dello stadio a precarica) e garantire che i transitori su questo nodo siano esauriti ameno del 10%. Setup e hold sono verificati se:(a) il dato e correttamente trasferito (il valore in uscita e corretto);(b) TCKQ ≤ TCKQ,nominale × (1 + 0.05) se si sta analizzando la commutazione dell’uscita a seguito della

transizione del clock o TDQ ≤ TDQ,nominale × (1 + 0.05) se si sta analizzando la commutazione a seguito dellavariazione ammessa del dato in fase di valutazione.(c) il nodo in uscita dello stadio di precarica ha avere raggiunto il valore di regime a meno del 10%;(d) in condizioni di regime la corrente assorbita dall’alimentazione e solo dovuta alle giunzioni polarizzate

in inversa e alle correnti dei transistori polarizzati sotto-soglia.4. Capacita equivalente all’ingresso di clock5. Energia media assorbita in un ciclo di Clock

Thold,HTsetup,H

Precarica

Precarica

Precarica

Precarica

Valutazione

Valutazione

TsetupVal,H

TDQ,LH

CK

D

Q

CK

Q

D

Thold,H

TCKQ,LHTCKQ,HL

Thold,LTsetup,L

Valutazione PrecaricaPrecarica

Fig. 15. caratterizzione di n-latch (valutano nella fase Clock alto)

Tsetup,H Thold,H

TCKQ,LH

Precarica Precarica

PrecaricaPrecarica

Valutazione

Valutazione

Thold,LTsetupVal,L

TDQ,HL

CK

D

Q

CK

Q

D

TCKQ,HL

Thold,LTsetup,L

Valutazione PrecaricaPrecarica

Fig. 16. caratterizzione di p-latch (valutano nella fase Clock basso)

H. Elenco dei latch a precarica

• TSPC1 (fig. 17)

φQo

b)

φ

φ

D

VDD VDD

i

a)

VDD VDD

φiD

Qo

Fig. 17. latch dinamici a precarica TSPC1: a) n-latch (valuta con Clock alto),b) p-latch (valuta con Clock basso)

• TSPC2 (fig. 18)

o

b)

φ

φQ

iD

VDD

a)

VDD VDD

φφ

iD

Qo

Fig. 18. latch dinamici a precarica TSPC2: a) n-latch (valuta con Clock alto),b p-latch (valuta con Clock basso)

II. Relazione sulla caratterizzazione dei registri

path della libreria di lavoro compreso il nome della libreria (es: /space/home/x016/OPUS/ROSSI)nome della libreria di lavoro (es: ROSSI)nome della cella (es: TSPC)• schematico• simbolo• layout• Caratterizzazione– Area: numero di colonne

– TCKQ

TCKQ,LH

TCKQ,HL

– Tsetup

TSetup,H dato alto

TSetup,L dato basso

– THold

THold,H dato alto

THold,L dato basso

– Capacita di ClockCCK

– Energia assorbita per ciclo di clock.Energia media assorbita (pJ/ciclo)

caso A

caso B

caso C

caso D

media

Si assuma un periodo del CK: L-H-L. Valutare l’energia media assorbita considerando i 4 casi possibili:1. uscita stabile al valore alto (caso A)2. uscita stabile al valore basso (caso B)3. uscita commuta da basso a alto (caso C)4. uscita commuta da alto a basso (caso D)

In tutte le simulazioni la durata delle fasi alta e bassa del clock deve garantire il raggiungimento dellecondizioni di regime. Si assuma duty-cycle del clock pari a 1/2, la durata delle transizioni in ingresso ugualea 100ps sia per il clock sia per il dato e la capacita di carico uguale a 15fF.

Preparare per la discussione i grafici delle sole simulazioni ritenute significative

III. Relazione sulla caratterizzazione di latch a precarica di tipo n (in memorizzazione conclock basso)

path della libreria di lavoro compreso il nome della libreria (es: /space/home/x016/OPUS/ROSSI)nome della libreria di lavoro (es: ROSSI)nome della cella (es: TSPC)• schematico• simbolo• layout• Caratterizzazione– Area: numero di colonne del base-array– TCKQ assumendo che il dato sia variato durante la fase di precarica

TCKQ,LH

TCKQ,HL

– Tsetup assumendo che il dato sia variato durante la fase di precarica

TSetup,H dato alto

TSetup,L dato basso

– THold assumendo che il dato sia variato durante la fase di precarica

THold,H dato alto

THold,L dato basso

– TDQ assumendo che il dato sia variato durante la fase di valutazione dal valore basso a quello alto

TDQ,LH

– Tsetup assumendo che il dato sia variato durante la fase di valutazione dal valore basso a quello alto

TSetupV al,H dato alto

– Capacita di ClockCCK

– Energia assorbita per ciclo di clock.Energia media assorbita (pJ/ciclo)

caso A

caso B

caso C

caso D

media

Si assuma un periodo del CK. Valutare l’energia media assorbita considerando i 4 casi possibili:1. uscita stabile al valore alto (caso A)2. uscita stabile al valore basso (caso B)3. uscita commuta da basso a alto (caso C)4. uscita commuta da alto a basso (caso D)

In tutte le simulazioni la durata delle fasi alta e bassa del clock deve garantire il raggiungimento dellecondizioni di regime. Si assuma duty-cycle del clock pari a 1/2, la durata delle transizioni in ingresso ugualea 100ps sia per il clock sia per il dato e la capacita di carico uguale a 15fF. Preparare per la discussionei grafici delle sole simulazioni ritenute significative

IV. Relazione sulla caratterizzazione di latch a precarica di tipo p (in memorizzazione conclock alto)

path della libreria di lavoro compreso il nome della libreria (es: /space/home/x016/OPUS/ROSSI)nome della libreria di lavoro (es: ROSSI)nome della cella (es: TSPC)• schematico• simbolo• layout• Caratterizzazione– Area: numero di colonne del base-array– TCKQ assumendo che il dato sia variato durante la fase di precarica

TCKQ,LH

TCKQ,HL

– Tsetup assumendo che il dato sia variato durante la fase di precarica

TSetup,H dato alto

TSetup,L dato basso

– THold assumendo che il dato sia variato durante la fase di precarica

THold,H dato alto

THold,L dato basso

– TDQ assumendo che il dato sia variato durante la fase di valutazione dal valore alto a quello basso

TDQ,HL

– Tsetup assumendo che il dato sia variato durante la fase di valutazione dal valore alto a quello basso

TSetupV al,L dato alto

– Capacita di ClockCCK

– Energia assorbita per ciclo di clock.Energia media assorbita (pJ/ciclo)

caso A

caso B

caso C

caso D

media

Si assuma un periodo del CK. Valutare l’energia media assorbita considerando i 4 casi possibili:1. uscita stabile al valore alto (caso A)2. uscita stabile al valore basso (caso B)3. uscita commuta da basso a alto (caso C)4. uscita commuta da alto a basso (caso D)

In tutte le simulazioni la durata delle fasi alta e bassa del clock deve garantire il raggiungimento dellecondizioni di regime. Si assuma duty-cycle del clock pari a 1/2, la durata delle transizioni in ingresso ugualea 100ps sia per il clock sia per il dato e la capacita di carico uguale a 15fF. Preparare per la discussionei grafici delle sole simulazioni ritenute significative

Analisi facoltative SOLO SULLO SCHEMATICO scelte fra

• Effetto del disallineamento dei fronti delle fasi PHI e PHIB nei registri statici (ipotizzare cioe di non avereil circuito interno per la generazione delle fasi PHI e PHIB).• Studiare l’effetto sulle prestazioni dei registri statici di un dimensionamento differente dell’invertitore sulramo di retroazione (SENZA considerare i vincoli introdotti dal SOG e ricordando che Wmin = 0.8µm).• Effetto della pendenza dei fronti del segnale di Clock sulle prestazioni dei registri e dei latch (in particolaresui tempi di setup, hold e sull’energia assorbita). Si considerino le seguenti pendenze per i fronti del Clock:100 ps, 400 ps, 960 ps. Questa analisi e possibile sia per i registri statici che per i registri e latch dinamici.• Analisi della sensibilita al rumore dei registri e latch dinamici e studio di soluzioni per aumentare l’immunitaai disturbi. Questa analisi comporta i seguenti passi:– Individuare la sequenza da applicare agli ingressi per avere i nodi ad alta impedenza;– Individuare un possibile disturbo che puo causare la perdita dell’informazione (rumore sull’alimentazione,

sulla massa, accoppiamenti capacitivi con linee di interconessione). Definire il setup di simulazione che per-mette di valutare la sensibilita del circuito a questi disturbi.– Proporre una possibile soluzione circuitale per ridurre la sensibilita del circuito. A tale proposito si cerchi

il dimensionamento ottimo SENZA considerare i vincoli introdotti dal SOG e ricordando che Wmin = 0.8µm.Si concentri l’attenzione SOLO su un nodo ad alta impedenza.