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Elettronica dei Sistemi Digitali

Elettronica dei Sistemi Digitali L-A 2007/08

• Aldo Romani, [email protected]. 0543 786924

• http://www.micro.deis.unibo.it/~romani/esd2005( http://www-micro.deis.unibo.it/cgi-bin/dida?~romani/www/Dida03 )

• http://campus.cib.unibo.it/

• Ricevimento– Lab ARCES-LYRAS, Forlì, Via Seganti 103

(5 Min a piedi dalla facolta’ di Ingegneria di Forlì, hangar aeroporto)Su appuntamento

– II Facoltà Ing., CesenaGiovedì 14-15, prima della lezione (nella sede dove ci sarà lezione: via Rasi/LELE)(ma In genere prima e dopo le lezioni)

– Concordare direttamente altri momenti


Struttura del Corso

• Il corso sarà strutturato in due parti, indipendenti tra loro:

1. una parte di teoria (aritmetica computazionale, sistemi e architetture digitali, protocolli di comunicazione, memorie)

2. progettazione di reti digitali su dispositivi FPGA tramite il linguaggio di descrizione hardware VHDL


Parte 1• Corso di Teoria da svolgersi in aula. Verranno fornite

dispense sulle lezioni svolte sul sito del corso.

• Testi di consultazione, reperibili in biblioteca:

J.Rabaey, A.Chandrakasan, B.Nikolic: “Digital Integrated Circuits: A design perspective”/“Circuti integrati digitali: l’ottica del progettista”2nd /3rd Edition, Prentice Hall 2003

Slides delle lezioni del prof.Rabaey (UC Berkeley), dal sito del testo.

P.Spirito, “Elettronica Digitale”, 2ed., McGraw-Hill

J. Hennessy, D. Patterson: “Computer Architecture. A Quantitative Approach”Morgan Kaufmann Publishers, 1990


Parte 2• Esercitazioni da svolgersi nel laboratorio didattico di Via Venezia

(tipicamente, giovedì pomeriggio, ma non la prima settimana dicorso!!)

• Le esercitazioni verteranno sul progetto di circuiti digitali su FPGA Altera e sulla realizzazione di semplici circuiti con microcontrollori Microchip PIC

• Sul sito del corso appariranno esercizi svolti e soluzioni.• Il software per le esercitazioni e’ gratuito, e puo’ essere installato

seguendo le istruzioni sul sito www.altera.com

• Testo di riferimento: Richard Geissler, Slavek Bulach

“VHDL Manual”(online Università di Ulm, sito web del corso)


Forma dell’Esame

• Prova scritta di Teoria (~2 h), nessunappunto/dispensa/libro concesso– In genere 4 domande aperte sulle parti del corso.

• Prova pratica di progetto in laboratorio (2h), ognitipo di documentazione e’ permesso (no calcolatori portatili, no mezzi di comunicazione)

• Le prove sono indipendenti, possono esseresvolte lo stesso appello o separatamente(solitamente le prove si svolgono lo stessogiorno)

• Il voto finale e’ la media aritmetica dei due risultati


Appelli di Esame

Ancora da stabilire. Probabilmente:

• Immediatamente dopo la fine delle lezioni• Prima dell’inizio dell’ultimo ciclo di lezioni

• Altri due appelli a Giugno, Luglio

• Liste su Uniwex, Risultati sul sito del corso

• Da Settembre, appelli personalizzati su richiesta dellostudente ogni 3,4 settimane, compatibilmente con ilnumero di persone.

Elettronica dei SistemiDigitali L-A

Università di Bologna, sede di Cesena

A.a. 2005-2006

F.Campi


Sistemi Elettronici Digitali

SISTEMA DIGITALE = Sistema che trasmette e/o mantieneinformazione sotto forma di grandezza elettrica DISCRETA

(rappresentata attraverso un valore FINITO)

In pratica, I sistemi digitali utilizzano come unita’ di memorizzazionee comunicazione il BIT LOGICO (1,0)


Sistemi Digitali

ALGORITMOALGORITMOX(t) Y(t)

((statostato))

ApplicazioniApplicazioni: :

•• ControlloControllo didi Sistemi/ProcessiSistemi/Processi fisicifisici

•• ElaborazioneElaborazione deidei segnalisegnali DigitaliDigitali (DSP Digital Signal Processing)(DSP Digital Signal Processing)


Architetture Digitali di Calcolo

ALGORITMOALGORITMOX(t) Y(t)

ASICASIC ArchitettureArchitetture

ProgrammabiliProgrammabili

(µµµµP, DSP, MCU)

FPGAFPGA


The First Computer

The BabbageDifference Engine(1832)

25,000 partscost: £17,470


ENIAC - The first electronic computer (1946)


The Transistor Revolution

First transistorBell Labs, 1948


The First Integrated Circuits

Bipolar logic1960’s

ECL 3-input GateMotorola 1966


Intel 4004 Micro-Processor

19711000 transistors<1 MHz operation


Intel Pentium 4 Microprocessor

2000

42 million transistors

>1.5 GHz


Moore’s Law

�In 1965, Gordon Moore (Intel) noted that the number of transistors on a chip doubled every 18 to 24 months. �He made a prediction that semiconductor technology will double its effectiveness every 18 months


Moore’s Law

16151413121110

9876543210

1959

1960

1961

1962

1963

1964

1965

1966

1967

1968

1969

1970

1971

1972

1973

1974

1975

LOG

2 O

F T

HE

NU

MB

ER

OF

CO

MP

ON

EN

TS

PE

R IN

TE

GR

AT

ED

FU

NC

TIO

N

Electronics, April 19, 1965.


Transistor Counts

1,000,000

100,000

10,000

1,000

10

100

11975 1980 1985 1990 1995 2000 2005 2010

8086

80286i386

i486Pentium ®

Pentium ® Pro

K1 Billion 1 Billion

TransistorsTransistors

Source: IntelSource: Intel

ProjectedProjected

Pentium ® IIPentium ® III

Courtesy, Intel


Die Size Growth

40048008

80808085

8086286

386486 Pentium ® proc

P6

1

10

100

1970 1980 1990 2000 2010Year

Die

siz

e (m

m)

~7% growth per year~2X growth in 10 years

Die size grows by 14% to satisfy Moore’s LawDie size grows by 14% to satisfy Moore’s Law

Courtesy, Intel


Frequency

P6Pentium ® proc

48638628680868085

8080800840040.1

1

10

100

1000

10000

1970 1980 1990 2000 2010Year

Fre

quen

cy (

Mhz

)Doubles every2 years

Courtesy, Intel


Power Dissipation

P6Pentium ® proc

486

3862868086

80858080

80084004

0.1

1

10

100

1971 1974 1978 1985 1992 2000Year

Pow

er (

Wat

ts)

Lead Microprocessors power continues to increaseLead Microprocessors power continues to increase

Courtesy, Intel


Not Only Microprocessors

Digital Cellular Market(Phones Shipped)

1996 1997 1998 1999 2000

Units 48M 86M 162M 260M 435M Analog Baseband

Digital Baseband

(DSP + MCU)

PowerManagement

Small Signal RF

PowerRF

(data from Texas Instruments)(data from Texas Instruments)

CellPhone


A “short list” of embedded systems

And the list goes on and on

Anti-lock brakesAuto-focus camerasAutomatic teller machinesAutomatic toll systemsAutomatic transmissionAvionic systemsBattery chargersCamcordersCell phonesCell-phone base stationsCordless phonesCruise controlCurbside check-in systemsDigital camerasDisk drivesElectronic card readersElectronic instrumentsElectronic toys/gamesFactory controlFax machinesFingerprint identifiersHome security systemsLife-support systemsMedical testing systems

ModemsMPEG decodersNetwork cardsNetwork switches/routersOn-board navigationPagersPhotocopiersPoint-of-sale systemsPortable video gamesPrintersSatellite phonesScannersSmart ovens/dishwashersSpeech recognizersStereo systemsTeleconferencing systemsTelevisionsTemperature controllersTheft tracking systemsTV set-top boxesVCR’s, DVD playersVideo game consolesVideo phonesWashers and dryers

25

Challenges in Digital Design

“Microscopic Problems”• Ultra-high speed design• Interconnect• Noise, Crosstalk• Reliability, Manufacturability• Power Dissipation• Clock distribution.

Everything Looks a Little Different

“Macroscopic Issues”• Time-to-Market• Millions of Gates• High-Level Abstractions• Reuse & IP: Portability• Predictability• etc.

…and There’s a Lot of Them!

?


Productivity Trends

1

10

100

1,000

10,000

100,000

1,000,000

10,000,000

2003

1981

1983

1985

1987

1989

1991

1993

1995

1997

1999

2001

2005

2007

2009

10

100

1,000

10,000

100,000

1,000,000

10,000,000

100,000,000

Logic Tr./ChipTr./Staff Month.

xxx

xxx

x

21%/Yr. compoundProductivity growth rate

x

58%/Yr. compoundedComplexity growth rate

10,000

1,000

100

10

1

0.1

0.01

0.001

Logi

c T

rans

isto

r pe

r C

hip

(M)

0.01

0.1

1

10

100

1,000

10,000

100,000

Pro

duct

ivity

(K)

Tra

ns./S

taff

-M

o.

Source: Sematech

Complexity outpaces design productivity

Com

plex

ity

Courtesy, ITRS Roadmap


Why Scaling?• Technology shrinks by 0.7/generation• With every generation can integrate 2x more

functions per chip; chip cost does not increase significantly

• Cost of a function decreases by 2x• But …

– How to design chips with more and more functions?– Design engineering population does not double every

two years…

• Hence, a need for more efficient design methods– Exploit different levels of abstraction


Design Abstraction Levels

n+n+S

GD

+

DEVICE

CIRCUIT

GATE

MODULE

CHIP

BOARD

SYSTEM


Design Metrics

• How to evaluate performance of a digital circuit (gate, block, …)?– Cost– Reliability– Scalability– Speed (delay, operating frequency) – Power dissipation– Energy to perform a function


Cost of Integrated Circuits

• NRE (non-recurrent engineering) costs– one-time cost factor

– design time and effort, mask generation

• Recurrent costs– proportional to volume– proportional to chip area

– silicon processing, packaging, test


Design challenge – optimizing design metrics

• Common metrics– Unit cost: the monetary cost of manufacturing each copy of

the system, excluding NRE cost

– NRE cost (Non-Recurring Engineering cost): The one-time monetary cost of designing the system

– Size: the physical space required by the system

– Performance: the execution time or throughput of the system

– Power: the amount of power consumed by the system

– Flexibility: the ability to change the functionality of the system without incurring heavy NRE cost


Design challenge – optimizing design metrics

• Common metrics (continued)– Time-to-prototype: the time needed to build a working

version of the system

– Time-to-market: the time required to develop a system to the point that it can be released and sold to customers

– Maintainability: the ability to modify the system after its initial release

– Correctness, safety, many more


NRE Cost is Increasing


Die Cost

Single die

Wafer

From http://www.amd.com

Going up to 12” (30cm)


Yield%100

per wafer chips ofnumber Total

per wafer chips good of No. ×=Y

yield Dieper wafer Dies

costWafer cost Die

×=

Defects


Fan-in and Fan-out

N

Fan-out N Fan-in M

M


Delay Definitions

Vout

tf

tpHL tpLH

tr

t

V in

t

90%

10%

50%

50%


Ring Oscillator

v0 v1 v5

v1 v2v0 v3 v4 v5

T = 2 × tp × N


A First-Order RC Network

vout

vin C

R

tp = ln (2) τ = 0.69 RC

Important model – matches delay of inverter


Power Dissipation

Instantaneous power: p(t) = v(t)i(t) = Vsupplyi(t)

Peak power: Ppeak= Vsupplyipeak

Average power:

( )∫ ∫+ +

==Tt

t

Tt

t supplysupply

ave dttiT

Vdttp

TP )(

1


Energy and Energy-Delay

Power-Delay Product (PDP) =

E = Energy per operation = Pav × tp

Energy-Delay Product (EDP) =

quality metric of gate = E × tp


Dynamic Power

E0 1→ P t( )dt0

T

∫ Vdd isupply t( )dt0

T

∫ Vdd CLdVout0

Vdd

∫ CL Vdd• 2= = = =

Ecap Pcap t( )dt0

T

∫ Vouticap t( )dt0

T

∫ CLVoutdVout0

Vdd

∫12---C

LVdd• 2= = = =

vout

CL


Flow Graph

Computazione nello SPAZIO(ASIC)

Computazione nel TEMPO(Microprocessori)


Flow Graph

Computazione nello SPAZIO attraverso blocchi PROGRAMMABILI(FPGA)


Architetture per elaborazione dati

Architetture Programmabili(Microprocessori)� Computazione nel tempo� Inefficienza� Elevato consumo di potenza

lwlw $2,a$2,a

lwlw $3,b$3,b

adduaddu $2,$2,$3$2,$2,$3

mulmul $2,$2,$2$2,$2,$2

lwlw $4,c$4,c

lwlw $5,d$5,d

lwlw $31,16($sp)$31,16($sp)

adduaddu $4,$4,$4$4,$5,$5

sllsll $3,$4,1$3,$4,1

adduaddu $3,$3,$3$3,$4,$4

lwlw $5,e$5,e

subusubu $2,$2,$2$2,$3,$3

adduaddu $2,$2,$2$2,$5,$5

swsw $2,res$2,res



ASICs� Computazione nello spazio� Notevole sforzo di progetti, Alti NRE costs � Bassa riusabilita’, breve tempo di vita



FPGAs (Field Programmable Gate Arrays)� Elaborazione nello spazio

� Programmazione VHDL, non familiare a sviluppatori in ambiente C/Matlab


Architetture per Elaborazione Dati

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