02_Circuiti combinatori statici

Giovanni Vito Persiano

Università degli Studi del Sannio

Corso di Circuiti e Sistemi VLSI

Facoltà di Ingegneria

in ogni istante di tempo, l'uscita dipende esclusivamente dalla

combinazione (funzione logica) degli ingressi in quel istante

Circuiti combinatori (sequenziali) = circuiti non rigenerativi(rigenerativi)

I circuiti combinatori CMOS si dividono in:

- logica tradizionale CMOS (FCMOS)

- logica a rapporto

- logica a pass-transistor

- logica DOMINO

- logica np-CMOS (NORA)

Circuiti statici �

Circuiti dinamici �

Logico

Circuito

Logico

CircuitoOut

Out

InIn

Combinatorio

Out = (In)f

Sequenziale

Stato

Out = (In, precedenti In)f

- in condizioni statiche, ogni uscita di una porta logica è connessa

alle alimentazioni (V , V ) o a massa mediante un percorso a

bassa resistenzaDD SS

- l'uscita di una porta assume sempre il valore corrispondente alla

funzione logica implementata dal circuito (tranne nei transienti)

Struttura di un circuito statico FCMOS

- Pull-Up Network (PUN) e Pull-Down Network (PDN) sono reti duali

VDD

VSS

PUN

PDN

In

In

In

F =(PUN) G

(PDN)

In1

In2

In3

(Solo dispositivi PMOS)

(Solo dispositivi NMOS)

1

2

3





- : V e V rispettivamente a V e Vampi margini di rumore OH OL DD SS

- : in condizioni statiche, non esisteun cammino diretto tra V e V (generalmente, a massa)consumo di potenza statico nullo

DD SS

- : condizione ottenibile seguendoun appropriato dimensionamento dei dispositivitempi di salita e discesa confrontabili

Analisi di t con il modello ad interruttorep

capacità di carico C dominanteL

VDD

VDD

VDD

CL

Out CL

CL

Out

Out

Rp

Rp Rp Rp

Rp

Rn

Rn

RnR

n Rn

A

A

A

A

A

A

B B

B

B

Invertitore NAND a 2 ingressi

t =0.69 R Cp ON L

NOR a 2 ingressi

=

RON

,





- dipende dalla disposizione degli ingressi (2N MOS per N ingressi)

- per l'analisi manuale, usare un valore di R costante dato dalla mediadei valori ai due estremi delle regioni di funzionamento

ON

- il calcolo è analogo a quello svolto per le correnti, ossia:

per t V =V V =V /2p out1 DD out2 DDHL �

per t V =0 V =V /2p out1 out2 DDLH �

Calcolo del valore di RON

Dimensionamento dei dispositivi

VDD

A

B

C

D

D

A

B C

1

2

22

6

6

12

12

Out

- progetto per avere caratteristiche simmetriche statiche (NM =NM )e dinamiche (t =t )

L H

HL LHp p

- progetto svolto nelle condizioni di lavoro più sfavorevoli (worst-case)

- R dipende dalle condizioni di funzionamentoON

porta logica D+A(B+C)

- Multipli della dimensione minima

- Diversi valori di mobilità ( 2.5 : 3 )� � �n p





porta NAND CMOS

Il termine a M opera su t ed è dovuto a:2 pHL

2

a) aumento della resistenza NMOS

b) aumento della capacità NMOS

- : occorrono 2M MOS (area eccessiva), aumentanocapacità complessiva e resistenza serie del MOS

fan-in M elevato (>4)

- : aumenta la capacità C di carico di un fattore pari aN*2C , con C capacità di gate del singolo MOS

fan-out N elevato L

G G

t a M a M a NP

� � �1 2

2

3

VDD

A1

A2

A1

A2

A3

AM

A3

AM

1 3 5 7 9

Fan-in M

0.0

1.0

2.0

3.0

4.0

t(n

sec)

p

tpHL

tp

tpLH

dipendenza

quadratica

dipendenza

lineare

Out





1) Aumento delle dimensioni dei MOSFET

2) Dimensionamento progressivo dei MOSFET

3) Ordinamento dei MOSFET

- Rete a parametri RC distribuiti

- Possibilità di riduzione di t di oltre il 30%p

capacità C carica, M ultimo MOS ad accendersiL 1

- Attuabile solo se la capacità del fan-out è dominante

C CM L

M

�

C C CM L M

M �

� �1

C C C C CM L1 3 2 1

� � � � �....

M1

> M2

> M3

> ...>MN

CL

In1

InM

In3

In2

Out

Out

C1

C2

C3

M 1

M 2

M 3

M M

.............................

In1

In3

In2

C1

C2

CL

M1 In

3

In1

In2

C3

C2

CL

cammino critico

scarica di C +C +C t lento1 2 L pHL�

cammino critico

M2

M M

M

M

3 1

2

3

scarica di C t veloceL pHL�

Out









4) Ottimizzazione del progetto logico

5) Isolamento degli effetti di fan-in e fan-out (buffering)

Full Adder in configurazione classica e semplificata

C =AB+C (A+B)O i

28 dispositivi

24 dispositivi

VDD

VDD

VDD

VDD

A B

Ci

S

Co

X

B

A

Ci A

BBA

Ci

A B Ci

Ci

B

A

Ci

A

B

BA

VDD

Ci

A

BBA

B

A

A B

Kill

Generate"1"-Propagate

"0"-Propagate

VDD

Ci

A B Ci

Ci

B

A

Ci

A

BBA

VDD

S

Co

�

�CL

CL

ridurre il numero di dispositivi rispetto a FCMOS

(già osservate nell'analisi della famiglia NMOS)

- : livello logico basso V > Vescursione logica inferiore a V - VDD SS OL SS

- una porta logica ad N ingressi richiede N+1 dispositivi

- ogni ingresso è connesso ad un solo MOS (effetto di carico =C )G

- : se PDN è accesa, esisteun cammino diretto tra V e V (generalmente, a massa)consumo di potenza statico non nullo

DD SS

- : il tempo di carica è dominantetempi di commutazione asimmetrici

VDD

VSS

PDNIn

1In

2In

3

Out

RL

caricoresistivo

VDD

VSS

In1

In2

In3

Out

VDD

VSS

PDNIn1

In2

In3

OutVSS

PDN

caricoNMOS

caricoPMOS

carico resistivo carico attivo NMOS carico pseudo-NMOS

VT < 0

t R Cp LH PUN L

� � �t R Rp

HLPUN PDN L

� / / C





carico PMOS che lavora con V =V - V (no effetto body)SG DD SS

Per V <|V | PMOS in saturazioneOUT Tp �

Per V >|V | PMOS in zona lineareOUT Tp �

V =V (come CMOS complementare)OH DD

Calcolo di V NMOS in zona lineare, PMOS saturoOL �

Calcolo di V NMOS saturo, PMOS in zona lineareM �

porta NOR a quattro ingressi

� � � �k V V VV k

V Vn DD Tn OL

OL p

DD Tp� �

�

��

�

� �

22

2 2

� � � �� k

V V k V V V VV V

n

in T n p DD T p DD out

DD out

2 2

2

2

� � � ��

�

��

�

�

Pongo V =|V |=VTn Tp T � � �V V Vk

kOL DD T

p

n

� � �

�

�

��

�

�

1 1

V =V =Vout in M � � �V V V Vk

k kM T DD T

p

n p

� ��

VDD

(V =0)SS

A B C D

Out

CL





Potenza statica dissipata

Indicazioni nel progetto di pseudo-NMOS

Curva di carico delle logiche a rapporto

1) Per ridurre P I deve essere piccolaS OL�

2) Per avere basso V I R deve essere piccolaOL OL PDN�

3) Per ridurre t I deve essere grandepLH OL�

4) Per ridurre t R deve essere piccolapHL PDN�

� �P V V V Ik

V V VS out OL DD OL

p

DD DD Tp( )� � � �

2

2

0.0 1.0 2.0 3.0 4.0 5.0

0

0.25

0.5

0.75

1

resistenza

Pseudo-NMOS

I(n

orm

aliz

zata

)O

L

V (V)out

NMOS a svuotamento

Generatore di corrente





: ridurre t e P della configurazione pseudo-NMOSpLH S

- piccola corrente statica

- basso valore di VOL

- conduzione statica contemporanea di PDN e M oppure di PDN e M1 2 2 1

- stessa capacità di pseudo-NMOS

- maggiore area per 2 reti di PDN ePUN compensata da 2 uscite (Vout oute V )

A B C D

Out

CL

M1

M2

M

Rp1

1>> M

<< Rp2

2

Enable

VDD

Porta con carico riconfigurabile

VDD

VSS

PDN1

Out

VDD

VSS

PDN2

Out

A

A

B

B

M1

M2

Logica a Dual Cascode Voltage Switch (DCVSL)

portaXOR-XNOR

B

A A

B B B

Out

Out

schema di base





: basata su reti logiche di interruttori (porte di trasmissione)

Porta di trasmissione NMOS

circuito

circuito

Porta di trasmissione CMOS

- una porta logica ad N ingressi richiede N dispositivi

- consumo di potenza statico nullo (P =0)S

concetto generale

Rete diinterruttori

Out

OutA

B

B

BIng

ressi

porta AND

A B

�

�

A B

�

�

A B

�

A B

�

simbolo

simbolo

0011

0101

� A B

apertoaperto

01

tabella della verità

1100

0101

� A B

apertoaperto

01

0011

�

tabella della verità





pass-transistor NMOS trasmette un forte "0" ma un debole "1"

Funzione di trasferimento

Trasmissione di uno "0" NMOS lavora con V =V� GS DD

Trasmissione di un "1" NMOS lavora con V =0� GD

VDD

V - VDD Tn

VDD

MOS interdettoVout

Vin

A = 5 V

� = 5 V

BM

2

M1

Mn

A= 0V

� = 5V

CL

B= 0V

A= 5V

� = 5V

CL

B= 5-VTn

con carico CMOS quando V =V

M non va OFF è P >0out OH

2 S





recuperare il valore della soglia sul livello logico VOH

usare dispositivi NMOS a basso valore di VTn

usare un circuito apposito (level restorer)

- circuito con reazione (X "1" Out "0" M on X va da V a V� � � � �r TnDD - V DD)

- nessun passaggio di corrente continua tra M e M (X=V , A=Vr n DD DD)

- corrente aggiuntiva di pull-up quando X "1" t decresce� � pHL

- aumento di C in X e corrente aggiuntiva quando X "0" t aumentaL pLH� �

Circuito ripristinatore di livello (level restorer)

M2

M1

Mn

Mr

OutA

B

VDD

VDD

X

- accurato dimensionamento di M (se R << R , X "0" )r Mr Mn�

Uscita Nodo X

0 2 4 6t (nsec)

V(V

)out

-1.0

1.0

3.0

5.0

0 2 4t (nsec)

-1.0

1.0

3.0

5.0

VBcon Mr

con Mr

senza Mr

senza Mr

6

V(V

)X





NMOS trasmette un forte "0", PMOS trasmette un forte "1"

Funzione di trasferimento

Trasmissione di uno "0" NMOS lavora con V =V� GS DD , PMOS lavora con V =0DG

Trasmissione di un "1" NMOS lavora con V =0, PMOS lavora con V =V� GD SG DD

V - VDD Tn

V - VDD Tn VDD

VDD

NMOS interdetto

PMOS interdetto

Vout

Vin

|VTp|

|VTp|

CL

A=0V B

�� 5V

�� 0V

CL

A=5V B

�� 5V

�� 0V





se V <|V | NMOS e PMOS in saturazioneout Tp �

se |V |< V <V VTp out DD Tn- NMOS in saturazione, PMOS in triod�

se V >Vout DD-VTn � NMOS interdetto, PMOS in triodo

CL

A=5V B

�� 5V

�� 0V

R dipende da V (ossia dal funzionamento di NMOS e PMOS)eq out

R (= R //R ) è pressocché costanteeq n p

trasferimento in uscita di un "1" (commutazione basso-alto)

- NMOS in saturazione oppure OFF

- PMOS opera con V =VSG DD

0 1 2 3 4 5

V (V)out

R(k

)�

0

10

20

30

Rn

Req

Rp





Catena di porte di trasmissione

Circuito equivalente RC

Ottimizzazione dei ritardi mediante inserimento di buffer

occorrerebbe risolvere il sistema di equazioni differenziali

(complicato)

V1

Vi-1

C

5 5

0 0

Vi

Vi+1

CC

5

0

Vn-1 Vn

CC

5

0

In

C

V1 V

iV

i+1

C

Vn-1 Vn

CC

In

ReqReq Req Req

CC

C

Req Req

C C

Req

C

Req Req

C C

Req

In

m porte

Buffer

� ��

�

V

t R CV V V

i

eq

i i i� � ��

12

1 1





possiamo applicare la tecnica del Ritardo di Elmore

Ritardo di Elmore

(costante di tempo al nodo N)

(ritardo della catena RC)

(ritardo della catena con buffer)

Valore ottimo di m (m )opt � �

Applicando la tecnica al nostro caso, si ha

a) i nodi interni sono precaricati a VDD

b) si applica in ingresso un gradino di tensione Vin

�N i

i

N

j

j i

N

i

i

N

j

j

i

R C C R� ��

� � � �1 1 1

� �t 0.69 CR k 0.69CR

n n+1

2p eq

k=0

n

eq� ��

� �t 0.69 CR

n m+1

2

n

m1 tp eq pbuf

��

��

��

�

��

�

��

�

�

t

m0

pmopt � m 1.7

t

CRopt

pbuf

eq

�

R1

C1

R2

C2

Ri-1

Ci-1

Ri

Ci

RN

CN

Vin N1 2 i-1 i





porta di trasmissione CMOS presenta diversi svantaggi qualiprocesso costoso, doppia polarità ( e ) ed elevata C� � L

logica a pass-transistor complementari

Schema di principio

- circuiti differenziali con uscite OR/NOR, AND/NAND (no extra inverter)

- circuiti di tipo statico

- eccellenti capacità di pilotaggio (I è proporzionale a V - VD GS Tn( )2)

- topologia modulare (stesso circuito, diverso segnale in ingresso)

- uso di dispositivi a V 0 (impiantazione ionica)T �

FRete a

Pass-Transistor

A

A

B

B

FRete inversa a

Pass-Transistor

A

A

B

B





- molteplicità di variabili mantenendo la stessa topologia

- ridotti margini di rumore

- criticità nello spegnimento dei MOS correnti sottosoglia�

Porte logiche in CPL

Transistori a soglia nulla (V =0)T

A

B

A

B

B B B B

A

B

A

B

F=AB

F=AB

F=A+B

F=A+B

B B

A

A

A

A

F=A B

F=A

OR/NOR XOR/XNORAND/NAND

B

Out

VDD

VDD

5V

VDD

0V 5V

0V





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